一、Verilog HDL VS VHDL
VHDL其英文全名为VHSIC（Very High Speed Integrated Circuit） HDL，其准确的中文译名为甚高速集成电路的硬件描述语言。
Verilog HDL在1983年由民间公司推出、在1995年成为IEEE标准，VHDL由美国军方推出并在1987年成为IEEE标准。前者资源更丰富、更易学，后者更难学。
二、Verilog的优势
最早的硬件工程师靠原理图输入进行设计，周期长、难度大。采用Verilog后不需要考虑工艺，更为方便。
何为软核/固核/硬核？
（1）软核：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的VerilogHDL模型。由软核构成的器件称为虚拟器件。灵活度最高；
（2）固核：在现场可编程门阵列FPGA器件上实现的、验证正确的、总门数5000门以上电路结构编码文件；
（3）硬核：在专用集成电路工艺ASIC器件上实现的、验证正确的、总门数在5000门以上的电路结构版图掩膜。
三、Verilog设计流程
设计理念：自顶向下Top-Down。
把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做，直到可以直接用EDA元件中的基本元件来实现为止。
硬件的描述特别是行为描述通常称为行为建模。靠近底层电路时，实现它的原则：自底向上。
模块设计流程主要有两大主要部分：
（1）设计开发：编写设计文件 --- 综合到布局布线 --- 电路生成等一系列步骤；
（2）设计验证：进行各种仿真等步骤，在仿真过程中发现问题就返回设计输入进行修改。
