JFMRFVU3P5G的bit正常,但烧录mcs程序后加载异常

使用LAN-407信号处理板,该信号处理板采用复旦微JFMRFVU3P5G芯片,支持6收8发,ad采样率为5G@14bit,DA回放速率为6.5G@14bit。

芯片的主要性能指标如下:

故障现象:

1)下载bit后逻辑部分、microblaze部分、rf adc部分都工作正常,ila抓波形正常:

2)在vivado下,选用镁光mt25qu256(芯片实际焊接复旦微的),生成mcs,烧录成功。断电后再启动,则前面2通道(4路63:0的波形)正常,后面4通道波形为0:

3)使用"boot form configeration memory device",用jitag再加载一次,则所有通道波形正常,类似于下载bit的效果。

查阅约束:set_property BITSTREAM.GENERAL.COMPRESS TRUE current_design

测试使用TRUE和FALSE效果一样。

查阅bit文件大小为:11.4 MB

查阅mcs文件大小为:32.1 MB

在vivado下把bit文件转成bin文件格式,bin文件大小为11.4 MB,然后烧录后断电启动,故障现象与mcs完全一样。

下载最新版本的:FMSH_VultureHWDT_2026.1_202609151421_4029.exe,对bit打补丁:

用新的bit,生成mcs文件,烧录后断电再重启,现象一样。

试验:上电后,不采用jtag reboot的方式,手工去拉一下fpga的program_B,发现居然正常了。

解决办法:在program_B上接一颗对地电容,然这个信号延迟一点。

相关推荐
星夜离尘563 天前
FPGA 32 位字拆成 8 位字节:keep、last 与 ready/valid 背压下的多拍序列化
fpga开发·verilog
花月mmc4 天前
【FPGA】神经网络内容简介预告
嵌入式硬件·深度学习·神经网络·fpga开发
LabVIEW开发6 天前
LabVIEW FPGA 编程:少编译几次的办法(系列 04/05)
fpga开发·labview
cmc10286 天前
318.关于在ip内部封装PLL,MMCM的注意事项
fpga开发
LabVIEW开发6 天前
LabVIEW CompactRIO 编程模式怎么选(系列 02/05)
fpga开发·labview
FPGA小迷弟7 天前
FPGA 与千兆以太网校验和:从原理到 Verilog 实现
嵌入式硬件·fpga开发·无人机·ai编程·fpga
码农小韩8 天前
FPGA学习(二)——LED闪烁
fpga开发·verilog·fpga·led·组合逻辑·分频设计
9527华安8 天前
FPGA纯verilog实现DP视频接口,支持2K60帧分辨率,提供3套工程源码和技术支持
fpga开发·音视频·dp
ChaseVLSI9 天前
FPGA与ASIC的区别详解:内部结构、开发成本与适用场景,项目选型到底该选哪个
嵌入式硬件·fpga开发·硬件架构·硬件工程
9527华安10 天前
FPGA实现ARINC818总线协议,基于GT Transceivers Wizard高速收发器,提供7套工程源码和技术支持
fpga开发·transceivers·arinc818