3D NAND 闪存的可靠性

第 2 章 3D NAND 闪存的可靠性

2.1 引言

可靠性是超大规模缩放的 NAND 存储器不可阻挡的技术演进进程中最大的对立面之一，因为必须保证器件在整个寿命期内都能正确工作。特别是，必须保证即使在经历了相当数量的写操作之后、并且在长时间内，所存储的信息依然保持不变。

市场持续要求在不增加面积占用的前提下提升存储器件的存储容量：为满足这些要求，提高存储密度、缩小单元尺寸是必需的。如今，从平面架构向三维架构的转变，看来是把非易失存储单元集成到太比特（Tera-bit）阵列中最可行的方案。电荷陷阱（CT）NAND 存储单元因其比浮栅（FG）NAND 具有更好的可缩放性，被认为是 3D 集成中最有前景的技术之一。尽管 CT 存储器展现出很高的理论潜力，但仍有若干可靠性问题困扰着该技术。此外，从 2D 到 3D 的转变改变了已知可靠性问题的影响程度，并产生了新的问题。近来，为克服这些问题，人们提出了新型的 3D 垂直 FG 型 NAND 单元阵列，并展现出富有前景的性能。

本章将讨论影响 3D NAND 存储器的主要可靠性机制，并在可靠性与预期性能方面对 3D FG 与 3D CT 器件进行比较。我们首先分析与影响 NAND 的物理和架构两方面相关的基本可靠性问题，接着讨论影响 2D 存储器（即 CT NAND）可靠性的具体物理机制。然后，综述在不同 3D CT 单元概念中实验观察到的主要问题。最后，简要介绍 3D FG 存储器概念，以理解相关的可靠性影响，并在可靠性和预期性能方面对 3D CT 与 3D FG 阵列进行比较。

2.2 NAND 闪存可靠性

在其寿命期内，一个 NAND 闪存模块会经历大量的编程/擦除（P/E）循环。每个循环都会在隧穿氧化层上施加非常高的电场。整个存储器的可靠性要求隧穿氧化层能够在应力条件下正确工作。显然，需要投入巨大的努力来确定隧穿氧化层制造的正确工艺（在厚度、材料、生长、缺陷、界面等方面）以及最有效的算法，从而实现成功且可靠的 NAND 技术。

本节我们将分析与隧穿氧化层相关的基本物理机制，这些机制同时影响存储器的耐久性和数据保持。存储器模块的「耐久性」（endurance）定义为该模块在导致失效之前所能承受的最小 P/E 循环次数。「数据保持」（retention）是指即使不施加外部电源，也能随时间推移保存信息的能力。隧穿氧化层是一种薄氧化层，也可能导致其他效应，例如异常位（erratic bits）和过编程，这些都可能引发读取错误。

2.2.1 耐久性

在 NAND 闪存单元中，编程和擦除操作依赖电荷穿过薄氧化层的输运；这是通过 Fowler-Nordheim（FN）隧穿向存储层注入电荷/从存储层抽出电荷来实现的，该存储层既可以是多晶硅 FG $1$ ，也可以是 CT 技术中的界面陷阱层 $2, 3$ 。电子隧穿会导致缓慢但持续的氧化层磨损，其原因是陷阱的产生和界面损伤；结果是，可能发生隧穿氧化层中的电荷俘获/去俘获，或者不期望的电荷流入/流出存储层。

随着 P/E 循环次数的增加，上述效应会强烈影响写操作。例如，电子俘获会降低隧穿效率，因此在恒定电压和恒定时间条件下，注入存储层/从存储层抽出的电荷会一个循环比一个循环更少。

为对抗「耐久性」效应，所有写算法都基于一串编程/擦除脉冲，每个脉冲之后都跟随一次校验（verify）操作。该序列一直持续到预期数量的电荷被正确转移入/转移出存储层为止。随着 P/E 循环次数增加，编程时间预期会缩短，而擦除时间预期会增加。

若没有这些写与校验算法（第 3 章），就无法控制实际转移入/转移出存储层的电荷量，多值存储单元（MLC）架构也就不会存在 $4$ 。

即使耐久性由精密（但缓慢且耗电）的算法控制，陷阱的产生、电荷的俘获/去俘获以及界面损伤仍会劣化隧穿氧化层。结果是，要极长时间地保持所存储的信息就变得非常困难；而这归根结底是非易失性范式的一项基本要求。

2.2.2 数据保持

如前一节所述，长时间保持所存储信息不变的能力，即存储层中俘获的电荷保持不变的能力，对非易失存储器而言是必须的。然而，即使不施加偏压，电荷损失也会一个电子接一个电子地累积，最终导致读取失效：如果一个已编程单元的阈值电压（VT）在单值单元（SLC）情况下偏移到 0 V 以下，或在 MLC 编程情况下相对于初始阈值电压向更低的阈值电平偏移，那么该单元就可能被读成已擦除状态 $5$ 。

P/E 循环次数越多，数据保持越差，这一点从图 2.1 中可以看出；图 2.1 展示了 MLC 编程单元的累积 VT 分布如何随时间变化。存储层的电荷损失使 VT 分布向更低的值移动：累积 VT 分布的刚性平移与氧化层退化以及存储层与隧穿层界面处陷阱的产生有关。这些陷阱可能造成电荷从存储层向硅衬底流失。事实上，一个恰当位于氧化层内部、位置合适的空陷阱，可以激活陷阱辅助隧穿（TAT）机制，其特征隧穿概率显著高于

$图 2.1$ 由数据保持引起的阈值电压偏移

未受陷阱存在影响的三角形势垒。此外，写操作期间被俘获在氧化层内部的一个电子，可能在其后被去俘获------无论是在该单元被读取时，甚至在该单元未被寻址时。结果是，这个空陷阱可能增强 TAT 现象（假定它是一个带正电的陷阱），而且它还能提高存储层-隧穿氧化层界面处的电场，从而提高电子隧穿的概率。显然，这些机制与氧化层退化密切相关，因此，数据保持能力会随着所施加写脉冲次数的增加而变短。在 MLC 情况下，编程到更高 VT 的单元更容易出现数据保持问题。

2.2.3 异常位与过编程

用于在 NAND 闪存中写入和擦除数据的 Fowler-Nordheim（FN）隧穿机制已经使用了几十年，表现出足够的可靠性水平。

然而，人们发现反常的 FN 隧穿电流可能在随机的时间段内出现，从而导致写操作之后阈值电压发生显著变化 $6$ （见图 2.2）。这一现象被称为异常位（erratic bits）。

在 NAND 阵列中，这一现象的存在对存储器的性能不利，因为单元阈值电压不可预测的升高最终可能引发过编程问题。如图 2.3 所示，具有相对较高阈值电压的导通单元会被错误地读成

$图 2.2$ 四个闪存单元中异常行为的示例。单元阈值电压 VT 随循环次数的变化呈现出 RTN $6$

$图 2.3$ NAND 闪存 string 中一个过编程单元的影响。在正常条件下，待读取单元（假定应为 ON）的状态能被正确检测，因为所有其他单元都被 VPASS 驱动，从而表现为 ON 的通过晶体管。当存在一个过编程单元（VT > VPASS）时，通过 string 的电流被阻断，而电流的缺失被归因于待读取单元处于已编程状态，于是产生读取错误 $6$

OFF（即关闭），若被过编程，它们就可能把 NAND string 电学隔离。这种行为会产生读取错误，并因纠错码（ECC）为修复出错比特而做的额外工作，进而导致读取吞吐量损失。

这类机制可能潜在地影响阵列中的所有单元 $6$ 。

反常隧穿与隧穿氧化层中正电荷团簇的存在与否有关，这种正电荷团簇强烈影响 FN 隧穿操作。作为一级近似，异常行为因此可以用一个影响循环期间阈值电压的两电平随机电报噪声（RTN）来描述，其中正常的与反常的阈值电压电平分别是隧穿氧化层中存在多于 2 个、或少于 3 个正电荷团簇的结果 $7, 8$ 。

2.3 依赖架构的可靠性问题

面向存储器操作的架构方案也可能通过引入错误甚至单元失效来影响整体可靠性 $1$ 。最常见的效应是所谓的「干扰」（disturb），它可以被理解为对一个单元执行的操作（读或写）对另一个单元电荷含量的影响。

读干扰是 NAND 架构中最常见的干扰来源。这类干扰可能在对同一单元反复读取而没有任何

$图 2.4$ NAND 闪存阵列中读干扰的示意。可能受读干扰影响的单元以灰色标出

擦除操作时发生。属于待读取单元所在同一 string 的所有单元都必须为 ON，而与它们所存储的电荷无关。施加到控制栅上相对较高的 VPASS 可能引起电荷增加，尤其是在读取操作被重复多次时。这些单元会经历阈值电压的正向偏移，这可能导致读取错误。图 2.4 展示了典型的读干扰情形。作为示例，下文考虑一条 64 单元的 string，不过所报告的各项考虑也可以推广到更长的 string。

遭受读干扰的概率随 P/E 循环次数增加而增大（即接近存储器使用寿命的末期），并且在受损单元中更高。读干扰不会造成永久性的氧化层损伤：通过一次简单的擦除操作即可将其复位。

在 MLC 编程情况下，具有较低 VT 的单元比具有较高 VT 的单元更容易发生偏移（见图 2.5）。事实上，阈值电压越低，隧穿氧化层两端的电压差（VPASS − VT）就越高，从而转化为更高的隧穿电流。对于处于已擦除状态（ER）的单元，我们观察到单元的 VTH 系统性地向右偏移（即向更高的值偏移）。P1 和 P2 的偏移要小得多，因为随着 VT 升高，读干扰效应变得不那么显著。相反，对于处于 P3 的单元，平均 VT 向左偏移。这主要是由于电荷损失（数据保持），其作用超过了读干扰。写操作期间还会出现另外两类重要的干扰：通过干扰和编程干扰，它们分别如图 2.6 的左侧和右侧所示。前者与读干扰类似，影响与被编程单元属于同一 string 的单元。与读干扰相比，通过干扰的特征在于施加到未被

$图 2.5$ 读干扰引起的阈值电压偏移

$图 2.6$ NAND 闪存阵列中通过干扰（左）和编程干扰（右）的示意。可能受干扰影响的单元以灰色标出

编程的单元上的 VPASS 电压更高（因而增强了施加在隧穿氧化层上的电场以及不期望电荷转移的概率）。另一方面，通过干扰能重复的次数是有限的（即 string 中的单元数减 1）。事实上，当一条 string（块）被完全编程之后，在进行任何再编程之前必须先执行一次擦除操作。

相反，编程干扰影响的是那些不需要被编程、且与被编程单元属于同一字线的单元。在这种情况下同样不存在累积效应。

边缘字线干扰影响属于第一条和最后一条字线的单元，这些字线把单元 string 连接到 string 选择器 $9$ 。这种干扰源于属于 WL0 和 WL63 的单元的 VT 与所有其他单元的平均 VT 之间存在差异。这种差异可以归因于三类效应：

其端子上的电位与其他单元不同，这取决于
单元几何形状不同，原因是这些单元位于一个单元与一个晶体管之间（与属于 WL1--WL62 的单元不同），因此其沟道下方的电场不同，编程动力学也被改变；
单元光刻不同，尤其是在极度缩放的工艺节点下；
存在由 DSL/SSL 晶体管漏极端产生的较大栅致漏极泄漏（GIDL） $10$ 电流，其原因是沟道升压抬高了它们的漏极电位：这样的电场能够有效地触发电子-空穴对的产生，随后电子被加速朝向 WL0 和 WL63 单元的沟道。这些电子可能被注入这些单元的浮栅，从而引起其阈值电压不期望的升高。

为克服这一问题，最常见的解决方案是在 WL0 之前和 WL63 之后引入两条或更多条虚设字线（dummy WL），以屏蔽边缘字线干扰：通过这种方式，边缘单元与所有其他单元在端子电位和单元几何形状方面的差异被降到最小。

2.4 2D 电荷陷阱：基础

CT NAND 存储单元的基本概念是：一种金属-氧化物-半导体器件，其中 FG 被一个绝缘的电荷陷阱层所取代。这样的存储层通常由氮化硅制成，通过隧穿氧化层和阻挡氧化层隔离，如图 2.7 所示；图中同时给出了 FG 单元结构以作比较。隧穿氧化层对器件阈值电压的控制起基本作用，从物理角度看，阈值电压的值就代表了所存储的信息。阻挡氧化层阻止电子通过控制栅进入/离开。转移到存储层中的电子带来阈值电压变化。在静态条件下，由于这两层氧化物的存在，所存储的电荷被假定不会泄漏出去，从而保证非易失性范式的实现。根据后段制程（BEOL）工艺的不同，氧化物可以采用不同材料。最常见的材料是：阻挡氧化层用纯二氧化硅（SiO2），隧穿氧化层用 SiO2 或由氧化物-氮化物-氧化物（SiO2-Si3N4-SiO2）构成的势垒工程叠层。本节以一个 2D 平面硅-氧化物-氮化物-氧化物-硅（SONOS）单元为例 $3$ 。

$图 2.7$ 左：电荷陷阱器件示例。右：浮栅器件示例

$图 2.8$ 平面 SONOS CT 单元在编程（左）和擦除（右）期间隧穿机制的能带图。编程时触发 FN 或 DT 的两种不同条件示于图中 $3$

施加在隧穿氧化层上的高电场使电子得以穿过薄绝缘层转移到存储层。用于把电子注入存储层的物理机制取决于所施加的电场和氧化层势垒厚度。在高电场、大氧化层势垒的情况下，注入主要通过 FN 隧穿发生；而在低电场、薄氧化层势垒的情况下，电子主要通过直接隧穿（DT）转移：这种情况下读取窗口更大，但数据保持更差 $3$ 。在 CT 单元中，电子隧穿涉及 MOS 沟道/衬底，并且需要适当地对控制栅和衬底端子施加偏压（见图 2.8），而漏极和源极保持浮空。擦除操作要么通过电子从存储层去俘获，要么通过空穴从衬底注入存储层来实现；与此同时，这种操作会引起电子通过 FN 隧穿从控制栅注入存储层，这就是众所周知的「擦除饱和」问题的原因 $11$ 。电荷分离实验 $12$ 的结果表明，电子去俘获和空穴注入两种机制都对先前已编程的 CT 器件的擦除有贡献：电子去俘获在瞬态过程的起始部分占主导，而在由于电子发射使俘获电子电荷被移除之后，空穴注入转为占主导。

2.5 2D 电荷陷阱：可靠性问题

尽管潜力巨大，仍有若干可靠性问题困扰着 CT 存储器，尤其是耐久性和数据保持。

2.5.1 耐久性退化

图 2.9 所描绘的能带图描述了各层的氧化层退化机制。在编程操作期间（左），电子阻挡和隧穿

$图 2.9$ 平面 SONOS CT 单元在编程（左）和擦除（右）期间电荷输运与俘获/去俘获的能带图示意 $3$

注入通过 FN 或 DT 发生，从而损伤隧穿层；阻挡层的损伤由阳极热空穴注入（AHHI）引起。此外，电子和空穴从存储层穿过阻挡层和隧穿层，也对氧化层退化有边际但不可忽略的贡献。在擦除期间（右），来自衬底的热空穴注入在氧化层/氮化物界面产生界面陷阱，对存储层和隧穿层都造成若干损伤，同时电子也穿过隧穿层转移 $11$ 。氧化层与氮化物界面之间这类界面陷阱的产生，是耐久性退化的主因：在已编程单元中，处于浅陷阱中的电子可以通过循环所诱导的氧化层损伤轻易逃逸，导致电荷减少，从而可能引起读取错误。

2.5.2 数据保持

数据保持是 CT 单元的主要问题之一，尤其是在高温下。CT 单元的电荷损失机制已被深入研究 $13$ ，识别出两条主要的放电路径：第一条与俘获载流子的热激发有关，第二条则是通过薄隧穿氧化层的直接隧穿。

电荷损失过程示意于图 2.10。对于俘获在氮化硅内部的每一个电子，都必须考虑两种放电机理。第一种是从存储层陷阱到衬底或栅极导带的直接陷阱-能带（TB）隧穿；第二种是从陷阱到存储层导带的热发射。

$图 2.10$ 已编程平面 SONOS CT 单元的放电机理：穿过隧穿层的陷阱-能带隧穿、穿过阻挡层的陷阱-能带隧穿、越过氧化层势垒的热发射、热发射及其后的再俘获 $13$

当考虑热发射时，电荷损失是两个相继步骤的结果：发射过程，以及电子向衬底和栅极电极的逃逸。发射之后，再俘获也是可能的：发射到存储层导带中的电子，其穿过氧化层势垒的隧穿速率可能与发射速率和再俘获速率相当。这里我们考虑一个简化模型：只有能量高于隧穿氧化层和顶部氧化层势垒中较低者的电子，才会离开 ONO 层。因此，热激发载流子以低于氧化层导带的能量向衬底和控制栅的隧穿被忽略，假设具有这种能量的载流子会在相同的陷阱中被再俘获。

此外，在一小部分单元上观察到快速的初始电荷损失 $14$ （见图 2.11）。这种 VT 瞬态现象被归因于高 k 层中的介电弛豫效应、电荷俘获/去俘获，或阻挡层中的可动电荷 $14$ 。这种机制被称为快速去陷阱（fast detrapping），主要与俘获在浅陷阱中的电子有关------这些电子的稳定性低于深陷阱中的电子；它们在编程后 1 s 内即可通过氧化层损伤轻易逃逸。

$图 2.11$ 快速去陷阱引起的阈值电压偏移（左）。快速去陷阱效应的能带图示意（右） $14$

擦除之后也观察到同样的效应：由于编程/擦除之后的阈值电压不会立即稳定到最终值，校验步骤期间对错误比特的估计就会出错；当然，这也与编程/擦除和读取操作之间的时间间隔有关。等待最终 VTH 会大幅增加总的编程/擦除时间，当然这是不可接受的。擦除后的瞬态阈值电压偏移是由于空穴在电荷陷阱层中的重新分布 $15$ 。

2.5.3 感测期间的阈值电压偏移

在数据保持期间感测单元阈值电压，已被认定为 CT 单元的主要可靠性问题之一 $16$ 。这种 VT 下降可以在温度激活的电荷穿过阻挡层的输运过程中加以理解。当 VT 感测时间缩短到微秒量级时，电荷损失可以被降到最小。此外，在陷阱层/阻挡氧化层界面处添加一层薄 SiO2 来进行阻挡氧化层的势垒工程，可显著抑制电荷损失。实验数据表明，对于相同编程的器件，当 VT 感测操作被更频繁地重复时，电荷损失速率显著增加。此外，当累积感测时间相同时（感测测量次数相同------图 2.12 中的虚线），观察到大致相同的电荷损失量。这些结果表明，电荷损失可能同时受到 VT 感测操作和数据保持时间的强烈影响。电荷损失对 VT 感测时间的依赖关系，是通过把感测时间从微秒变化到几秒来评估的。可以看到，较短的 VT 感测时间能最小化初始电荷损失并显著降低电荷损失速率。

$图 2.12$ 左：在不同直流 VT 感测频率下（VT 感测时间 = 3 s），由相对于编程 VT 值的 VT 偏移所测得的保持电荷损失（读取窗口 MW = 6 V）。右：在不同 VT 感测时间下，编程 VT 对保持时间的依赖关系（保持电荷损失） $16$

2.6 从 2D 到 3D 电荷陷阱 NAND

三维架构如今看来是把非易失存储单元集成到太比特阵列中最可行的方案 $17--19$ 。要获得 3D NAND 器件，有两种不同的途径（见图 2.13）：第一种也是最简单的，是把单元构建在薄多晶硅衬底上，就像 2D 平面阵列中通常所做的那样，然后堆叠更多层（第 3 章） $20$ 。第二种也是更有意思的途径，称为垂直沟道，即构建具有圆柱形沟道的 CT 单元 $17$ 。两种架构都具有物理上较大的单元尺寸（用特征工艺尺寸 Fprocess 表示），这主要归因于比平面器件更宽的沟道宽度，不过由于多层堆叠，它们提供了更小的等效面积占用 $21, 22$ 。前一种方案相对于传统平面 CT 单元在 P/E 和数据保持方面没有任何优势，而后一种则得益于 CT 单元的形状（也称为环栅（GAA）），相比平面器件能够改善单元的编程性能 $23, 24$ 。然而，由于圆柱形形状和多层堆叠，3D NAND 存储器面临新的可靠性问题。为理解这些新的可靠性问题，本节简要介绍 3D NAND 单元的基本概念；关于每种 3D 架构的更多细节，请参见第 4、5、6、7 章。在以下各节中，将通过综述在不同 3D NAND 阵列中实验观察到的主要问题，来讨论影响 3D 器件的可靠性问题 $20, 21$ 。

图 2.13（左）所示 3D 垂直沟道 NAND 沿单个 WL 平面的剖面图，展示于图 2.14 中。值得强调的是，一个 string 选择线（SSL）组等价于一个 2D 平面闪存单元阵列。3D 垂直闪存在氧化物-氮化物-氧化物（ONO）叠层内部有一层氮化物，它在薄多晶硅垂直沟道的圆周方向上充当 CT 层。请注意，在这个 3D 垂直 NAND 存储器中，每个 CT 单元都被金属栅极所环绕 $24$ 。

GAA-CT 单元被认为是 3D 集成最有前景的方案之一 $25$ 。这是由于曲率效应缓解了擦除饱和问题：阻挡氧化层中的电场低于隧穿

$图 2.13$ 3D NAND 垂直沟道（左）与水平沟道（右）架构，以及相应的特征工艺尺寸 Fprocess $21$

$图 2.14$ 3D 垂直闪存单元阵列的水平剖面 $24$

氧化层中的电场，从而使电子从氮化物陷阱向衬底的去俘获得以增强。此外，得益于编程、擦除和读取期间隅角与边缘电场效应的减小，GAA-CT 单元允许存储层中形成更均匀的俘获电荷分布，并进而提供比平面单元更陡峭的增量步进脉冲编程（ISPP）瞬态 $26$ 。

图 2.15（左）展示了在栅介质厚度相同、氮化物为中性、以 VG = 12 V 进行编程操作的情况下，GAA-CT 单元（实线）与平面 CT 单元（虚线）的对比。能带分布

$图 2.15$ 在栅介质厚度相同的情况下，GAA-CT 单元与平面 CT 单元在编程期间（VG = 12 V、中性氮化物）的能带分布（左）与电场（右）对比 $27$

$图 2.16$ 在栅介质厚度相同的情况下，GAA-CT 单元与平面 CT 单元在擦除期间（VG = −12 V、中性氮化物）的能带分布（左）与电场（右）对比 $27$

清晰地显示出，阻止电子从衬底隧穿到氮化物的能量势垒厚度减小了。与平面情形相比，GAA-CT 介质内部的电场不是恒定的，而是在衬底/隧穿氧化层界面处出现最大值。这个最大值约为平面器件隧穿氧化层中电场的三倍：当然，这对编程动力学是很大的改善 $27$ 。除此之外，GAA-CT 阻挡氧化层中的电场低于平面情形，从而使编程期间从氮化物到栅极的电子泄漏减少（见图 2.15 右）。

图 2.16 展示了在 VG = −12 V 擦除时 GAA-CT 与平面单元的对比。与正 VG 的情形一样，在 GAA-CT 中电场在衬底/隧穿氧化层界面处达到最大值，并且明显大于平面器件中存在的电场（右图）。这种行为增强了擦除期间从衬底到氮化物的空穴隧穿电流。此外，栅极/阻挡氧化层界面处较低的电场阻止了来自栅极的电子注入，从而缓解了擦除饱和问题 $27$ 。

2.7 3D 电荷陷阱：可靠性问题

即使从 2D 到 3D 器件的转变可以利用存储单元环形堆叠的优势，所有影响平面器件的可靠性问题（即耐久性、数据保持和读干扰）依然存在。除此之外，还有因垂直电荷损失（即穿过顶部/底部氧化层）和横向电荷迁移（即朝向侧壁隔离层）而带来的新可靠性挑战。在 3D CT 阵列的情况下，其原因被归结为底部氧化层（BTO，相当于 2D CT 中的阻挡氧化层）和顶部氧化层（TPO，相当于 2D CT 中的隧穿氧化层）中因圆柱形几何形状导致的电场分布不均（见图 2.17）。

$图 2.17$ 3D CT 存储器的俯视鸟瞰图（上）。含一个单元和两个选择晶体管的 3D CT-NAND string 及电荷损失路径示意图（下） $28$

因此，3D 存储器中的电荷损失比我们在平面器件中看到的更严重，这被认为是高密度、高可靠性 3D 集成中最关键的可靠性问题 $28$ 。本节将描述与存储器件的垂直结构相关的物理机制，例如垂直电荷损失和横向电荷迁移。

2.7.1 穿过顶部与底部氧化层的垂直电荷损失

对于 3D 垂直阵列，有一个平面器件中不存在的约束：电荷陷阱层难以在层与层之间被断开。这一事实为电荷创造了额外的泄漏路径，从每个单元的有源区通向同一 string 上的其他单元，如图 2.18 所示。除了穿过顶部和底部氧化层的垂直电荷损失（沿 Y 轴）之外，横向电荷泄漏（沿 X 轴）是 3D 垂直阵列中单元数据保持损失的额外来源，在评估该技术的可靠性时应仔细加以考虑 $29$ 。

描述电荷分布沿 X 轴和 Y 轴随时间演化的相关物理机制，如图 2.19 所示。电荷陷阱层导带中的电荷输运基于漂移-扩散输运模型来描述。自由载流子与俘获载流子之间的相互作用由载流子俘获现象所支配，该现象按 Shockley-Read-Hall

$图 2.18$ 3D CT-NAND 结构及沿 X、Y 轴的电荷损失 $29$

$图 2.19$ 沿 X 轴（左）和 Y 轴（右）的主导物理机制：1---DT/FN 隧穿，2 与 3---载流子俘获和发射，4---漂移与扩散输运，5---TB 隧穿 $27$

（SRH）理论计算，载流子发射则由热效应和 Poole-Frenkel 效应贡献。此外，还应把能带-陷阱（BT）隧穿和陷阱-能带发射作为额外的电荷俘获与损失机制纳入考虑。

图 2.20 展示了在

$图 2.20$ 模拟的垂直损失瞬态。插图给出器件结构示意图及电荷损失路径的剖面示意 $28$

$图 2.21$ a：圆柱形与平面器件的 RCP，插图为正、负偏压下的能带示意图。b：VG = 0 V 时圆柱形与平面器件的导带图 $28$

垂直电荷损失瞬态期间模拟得到的剩余电荷百分比（RCP），RCP 定义为仍留在存储层内部的初始电荷的百分比 $28$ 。电荷损失特性强烈依赖于温度，这可以用高温下从陷阱到导带的 Poole-Frenkel 发射增强来解释。

为了区分穿过 BTO 的电荷损失与穿过 TPO 的电荷损失各自的作用，图 2.21（左）给出了不同栅偏压下的 RCP；此外，作为参考，还绘制了结构参数相同的平面器件在不同应力下的 RCP。如能带图所示，穿过 BTO 的电荷损失发生在负偏压下，而穿过 TPO 的电荷损失在正偏压下占主导。与平面器件相比，圆柱形器件中朝向 TPO 的电荷损失更高，而来自 BTO 的电荷损失更低。这可以用图 2.21（右）的导带图来解释。由于 BTO 和 TPO 中电场分布不均，圆柱形器件的导带图不再是直线，而是在 BTO 中呈凸、在 TPO 中呈凹。结果是，穿过 BTO 的电荷损失略有减少 $28$ 。

2.7.2 向侧壁隔离层的横向迁移

由于难以在存储单元之间切断 CT 层，向侧壁隔离层（spacer，即各层之间的区域）区域的横向电荷迁移（沿 X 轴，参见图 2.18）是电荷损失的另一个关键路径。不同形状的 CT 层表现出不同的横向迁移性能。为分析这种形状依赖性，人们研究了位成本可缩放（BiCS）型结构和太比特单元阵列晶体管（TCAT）型结构 $28$ ；关于这两种阵列的更多细节可参见第 4 章。为聚焦于横向迁移性能，这些单元被编程到相同的阈值电压（6 V）。横向迁移会被温度加速（图 2.22）。由横向迁移引起的可观阈值电压损失

$图 2.22$ TCAT 型与 BiCS 型器件的对比 $28$

表明氮化物中的载流子会发生显著的横向迁移。图 2.23a 展示了 TCAT 型和 BiCS 型器件中俘获载流子分布随经过时间的变化：随着时间推移，可以清楚地观察到俘获电荷的横向迁移。TCAT 型器件表现出更好的数据保持特性。横向迁移的形状依赖性可以用图 2.23b 所示的横向电荷分布演化来解释：TCAT 型器件的隅角抑制了俘获电荷的迁移，这可以在器件级仿真中不仅用沿沟道方向更高的电荷密度来解释，还可以用 CT 层隅角处的尖锐峰值来解释。

$图 2.23$ a：不同经过时间及 T = 85 °C 下模拟的俘获电荷分布。b：模拟的横向电荷分布演化（沿沟道在 CT 层中部取切线） $28$

$图 2.24$ TCAT 器件中由垂直损失和横向迁移引起的阈值电压变化拆分随时间（左）和随沟道长度（右）的变化 $28$

基于以上讨论，我们比较了 TCAT 中垂直损失与横向迁移对数据保持的影响，总结于图 2.24（左）。可以看出，横向迁移是主导的电荷损失机制。不同沟道长度下的电荷损失行为如图 2.24（右）所示。随着沟道长度减小，横向迁移在电荷损失中占据的百分比更大，这表明在 3D GAA-CT 存储器的高密度、高可靠性设计中，横向迁移应是比垂直损失更关键的问题。

2.7.3 瞬态 VT 偏移

擦除后的瞬态 VT 偏移，此前已针对 2D 单元描述过（2.5.2 节），在 3D 器件上也被观察到。在 GAA-CT 单元中，硅纳米线直径越小，擦除效率越好，这是由于隧穿氧化层上的电场集中效应（图 2.25 左）。然而，GAA-CT 器件在擦除后同样表现出瞬态 VT 偏移：VT 偏移量的大小与读取窗口的大小有关（读取窗口在 SLC 架构中定义为「已编程」状态与「已擦除」状态之间的电压差，在 MLC 架构中定义为两个相邻电平之间的电压差），并且 GAA-CT 中的 VT 偏移与平面 CT 器件中的 VT 偏移有很好的相关性（图 2.25 右），从而暗示其机制相同。值得注意的是，通过缩小 GAA-CT 中的沟道长度（LG）和硅纳米线直径（WNW），可以减小瞬态 VT 偏移，这可能归因于电荷聚集与横向电荷扩散的补偿效应。如图 2.26 所示，当纳米线直径低于 6 nm 时，漏极电流 ID 随时间增大的趋势消失。因此，具有小纳米线直径的 3D GAA-CT 器件在快速擦除操作方面表现出优势 $15$ 。

$图 2.25$ 左：GAA-CT 器件中擦除饱和电压与 WNW 的关系。较小的 WNW 因隧穿氧化层上的电场集中效应而表现出更好的擦除效率。右：擦除操作后 VT 窗口与 VT 偏移的相关性。GAA-CT 中的 VT 偏移与平面 CT 器件中的 VT 偏移有很好的相关性，暗示瞬态 VT 偏移的机制相同 $15$

2.7.4 编程干扰与通过干扰

所有类型的 3D NAND 都会遭受两种编程干扰。除了影响 2D 架构的传统编程干扰和通过干扰（见图 2.6）之外，在 3D NAND 中还须考虑与垂直结构相关的干扰。

2.7.5 垂直孔设计限制

由于 3D NAND 的缩放和设计与平面 NAND 完全不同，并且对存储器可靠性有不同的影响，因此需要

$图 2.26$ 不同 LG（a）和 WNW（b）的 GAA-CT 器件的瞬态 ID。当 LG 和 WNW 缩小时，瞬态 VT 偏移变小。GAA-CT 中的 ID 波动可能源于单电子效应或随机电报噪声 $15$

$图 2.27$ 3D NAND 的剖面图 $30$

新的方法。3D NAND 的问题之一是每个单层存储层的单元密度降低。举例来说，图 2.27 展示了位成本可缩放（BiCS）型 3D NAND 的简化剖面图。BiCS 孔内必须填充 ONO 膜（约 20 nm）和硅沟道。由于受读取窗口和可靠性的限制，无法激进地缩放 ONO 膜，因此 BiCS 孔的直径不太容易缩放。所以，应当增加堆叠层数（Nlayer）以补偿这一缺点。此外，如图 2.27 所示，由于 BiCS 孔中有限的锥角 θ，还存在另一个限制：位于堆叠顶部的存储单元总是大于底部的单元。换句话说，一旦堆叠底部达到特定技术的最小单元尺寸，面积就无法再缩小。另一方面，由于 3D NAND 中控制栅（CG）的形成不需要最小的线与间距光刻图形，CG 长度 Lg 和间距 Lspace 可以独立选择。这种设计灵活性是 3D NAND 所允许的。因此，可以就 Lg 和 Lspace 探索适合 3D NAND 的器件设计。针对存储器操作，下文各节评估了编程与干扰特性 $30$ 。

2.7.5.1 编程期间存储电子引起的 VT 偏移

给定氮化物层中特定的电子密度，就可以把 3D 与 2D 单元在已编程单元的 VT 偏移方面进行比较，如图 2.28 所示 $30$ 。Lg 和 Lspace 分别不宜过小和过大。最小的偏移出现在 Lg = 10 nm、Lspace = 50 nm 时。当 Lspace 较大时，间距区域决定了单元的 VT。因此，对于较大的 Lspace，存储电子对 VT 的影响相对减小，相应的读取窗口也随之减小。较大的 Lg 会带来较高的 VT 偏移，因为目标单元沟道中心区域的电位主要由存储电子控制。

$图 2.28$ 当电子（电子密度：1 × 10^19 cm−3）存储在 3D NAND（a）和平面 NAND（b）中时，已编程单元的 VT 偏移（对应读取窗口）随 Lg 和 Lspace 的变化 $30$

2.7.5.2 相邻单元引起的 VT 偏移

图 2.29 研究了相邻单元中存储的电子所引起的 VT 偏移 $30$ 。当 Lg 和 Lspace 降到 20--30 nm 以下时，无论 3D 还是平面 NAND，由相邻单元引起的 VT 偏移都会急剧增大。当 Lspace 较小时，存储电子会与目标单元的沟道耦合。当 Lg 较小时这种效应很严重，因为存储电子的电位能够影响目标单元的整个沟道区域。此外，在较小的 Lg 和 Lspace 下，3D NAND 中的 VT 偏移退化比平面 NAND 更严重。平面 NAND 中的衬底-沟道耦合由于沟道与存储电子之间的耦合而降低了 VT 偏移。

$图 2.29$ 当电子（电子密度：1 × 10^19 cm−3）存储在 3D NAND（a）和平面 NAND（b）的相邻单元中时，Vth 偏移随 Lg 和 Lspace 的变化 $30$

2.7.5.3 编程期间隧穿氧化层中的电场

已对编程期间隧穿氧化层中的电场进行了评估 $30$ ：图 2.30 绘制了沿沟道（NAND string）方向的隧穿氧化层电场。该图表明，电场沿横向方向扩散（存在边缘电场）。如果 Lg 较小，隧穿氧化层电场就无法集中在已编程单元的 CG 中心。因此，在较小的 Lg 下，已编程单元隧穿氧化层中的电场（Eox_pgm）会降低。如果 Lspace 较小，电场会渗透进相邻单元；然而，如果 Lg 较大，渗透只发生在单元边缘。因此，相邻单元 CG 中心处的电场保持较低（低 Eox_ngb）。

$图 2.30$ 沿沟道方向的隧穿氧化层电场。3D NAND string：Lg = 10 nm 且 Lspace = 10 nm（a），Lg = 10 nm 且 Lspace = 50 nm（b），Lg = 50 nm 且 Lspace = 10 nm（c） $30$

$图 2.31$ 3D NAND（a）和平面 NAND（b）的 Lg 与 Lspace 设计窗口 $30$

2.7.5.4 LG 与 LSPACE 的设计窗口

图 2.31 展示了 3D（a）和平面（b）NAND 的 Lg 与 Lspace 设计窗口 $30$ 。不可接受区域（图 2.31 中的阴影区域）的判据是：（S. S.）> 300 mV/dec、已编程单元的 VT 偏移 < 2 V、相邻单元引起的 VT 偏移 > 0.6 V 以及 Eox_ngb/Eox_pgm > 0.6。从电特性上看，3D NAND 中可以实现 Lg = Lspace = 20 nm（层间距 40 nm）。为在已编程单元的大 VT 偏移与相邻单元引起的小 VT 偏移之间取得折中，Lg 与 Lspace 取相同值更为可取。至于 BiCS 孔的直径，则应进一步减小。表 2.1 总结了 3D 与 2D 的对比：与平面 NAND 相比，3D NAND 实现了非常好的导通电流（Ion）、S.S. 和较低的编程电压（Vpgm）。只有在 Lg 和 Lspace 较小的区域，才观察到 VT 滚降以及相邻单元所存储电子引起的 VT 偏移方面略有退化。

2.8 3D CT 与最先进的 2D FG 对比

本节将一种特定的 3D CT NAND（称为堆叠存储阵列晶体管------SMArT $31$ ，如图 2.32 所示）与最先进的 2D FG 进行比较，涵盖性能和可靠性两方面。2D FG 可靠性问题的详细描述见 $1$ 。

MLC 3D CT 单元的 VT 分布宽度比 2y-nm FG 小约 30%，这是由于其无干扰的特性（图 2.33 左）。循环过程中单元 VT 分布的展宽对比如图 2.33（右）所示，其中

$表 2.1$ 3D NAND 单元总结 $30$

$图 2.32$ SMArT 单元示意图 $31$

SMArT 单元在 5k 次循环之前未表现出展宽，而 FG 单元从 3k 次循环起就开始展宽 $31$ 。

另一方面，如图 2.34 所示，3D CT 的数据保持性能更差，该图比较了循环后在高温下的 VT 偏移。在 3D CT 单元中，VT 偏移大到使各分布不再彼此分开 $31$ 。

$图 2.33$ 左：2y 节点 FG 与 SMArT 单元的单元 VT 分布对比。右：编程-擦除循环过程中 VT 展宽的对比 $31$

$图 2.34$ 2y 节点 FG（左）与 SMArT 单元（右）循环后高温数据保持的单元 VT 分布 $31$

2.9 3D-FG NAND

近来，人们提出了 3D 垂直 FG 型 NAND 单元阵列，以克服 3D CT NAND 单元阵列的数据保持和整体可靠性问题 $32--36$ 。本节概述所提出的 3D FG 单元及其主要可靠性问题。图 2.35 展示了已发表的 3D 垂直 FG 型 NAND 单元结构的鸟瞰图：扩展侧壁控制栅（ESCG） $32$ 、环绕浮栅双控制栅（DC-SF） $33, 34$ 以及分离侧壁控制栅（S-SCG）单元 $35$ 。

当集成到阵列中时，ESCG 和 DC-SF 单元由于同一 string 中相邻单元的直接耦合效应，会遭受干扰和扰动问题。S-SCG 克服了这一问题，大幅减小了干扰和扰动效应。在 S-SCG 结构中，源/漏（S/D）区可以通过对柱（pillar）表面进行电学反型来实现，并且可以获得高的 CG 耦合电容。S-SCG 结构允许获得高度可靠的

$图 2.35$ 最新 3D 垂直 FG 型 NAND 单元方案的鸟瞰图：ESCG（上）、DC-SF（中）和 S-SCG（下） $35$

MLC 操作、高速 P/E 操作和良好的读取电流余量。关于这些架构的更多细节可参见第 5 章。

2.9.1 DC-SF 的干扰与数据保持结果

图 2.36（左）研究了采用 DC-SF 单元的 3D-FG NAND 阵列中，已编程单元与相邻单元之间的干扰 $33$ 。

$图 2.36$ 左：FG-FG 干扰特性（相邻单元的 VT 变化随已编程单元 VT 的变化）。获得了 12 mV 的极小 FG-FG 耦合值。右：DC-SF NAND 闪存单元的数据保持特性 $33$

当已编程单元的 VT 提高 3.6 V 时，相邻单元的 VT 偏移可忽略不计（12 mV），这表明每个 CG 在 string 中都起到了屏蔽层的作用。图 2.36（右）报告了 DC-SF 单元在两个不同温度（90 和 150 °C）下的数据保持特性，显示出电荷损失随温度升高而增大。在高温条件下，经过 126 h 的数据保持时间后，编程和擦除的 VT 因电荷损失而分别偏移了 0.9 和 0.2 V。

2.9.2 S-SCG 的干扰结果

在采用 S-SCG 单元的 3D FG NAND 阵列中存在两条关键的干扰耦合路径：前者是间接耦合路径，后者是直接耦合。图 2.37 展示了干扰效应随 S-SCG 初始 VT 的变化。S-SCG 结构能够充分抑制间接干扰效应；然而，从相邻 FG 到 S-SCG 沟道的直接耦合仍然是一个非常严重的问题。ESCG 和 DC-SF 单元同样因这种直接耦合效应而存在显著的干扰问题，它直接影响 S-SCG 下方的寄生晶体管。为抑制这一直接耦合效应，S-SCG 单元施加 SCG 电压来控制该寄生晶体管 $35$ 。

2.9.3 S-SCG 的性能与可靠性优势

S-SCG 单元在保持良好性能的同时，大幅减小了干扰效应和扰动问题，并且有潜力实现高可靠性的 MLC 操作，其工作电压低于传统 3D CT。此外，

$图 2.37$ 3D 垂直 FG NAND 单元中的干扰效应（左）以及传统 ESCG 单元阵列的干扰耦合路径剖面图（右） $35$

$图 2.38$ 20 nm 技术下 S-SCG 单元与其他 3D 垂直 NAND 单元的有效单元尺寸对比 $35$

其所需要的电压更低：这意味着由于更高的耦合比，单元操作更为有效。通过使用预先沉积的 SCG 层，垂直单元高度相比传统 FG 单元有所降低。图 2.38 给出了 20 nm 技术下各种 3D 垂直 NAND 单元方案的有效单元尺寸。尽管

$表 2.2$ 3D NAND 单元对比总结 $35$

所提出的 S-SCG 单元的单元尺寸比 CT 型 NAND 单元大约 60%，但实现 MLC 操作的可能性使其能够获得更低的比特成本。通过对所提出的 S-SCG 单元实现 TLC 操作，可以实现不到一半的比特成本。最后，我们在表 2.2 中给出 MLC 可行性以及与常规 3D 单元的堆叠单元数对比 $35$ 。

2.10 3D-CT 与 3D-FG 对比

本节给出 3D CT 与 3D FG 在性能和可靠性方面的最终比较。为便于结构比较，图 2.39 给出了传统 3D CT 结构和 3D FG 单元的垂直示意 $34$ 。与平面 CT 器件不同，传统 3D CT 的 string 中，CT 氮化物层沿沟道侧从顶部 CG 到底部 CG 是连续连通的，它充当电荷扩散路径，这是 3D CT 单元无法回避的问题。结果是，这导致数据保持特性退化以及单元状态分布变差。相反，在 3D FG 单元中，FG 被隧穿氧化层和多晶硅间介质（IPD）完全隔离。这种方式能够获得显著可靠的、能够约束电荷且没有任何泄漏路径问题的结构 $34$ 。

为比较单元尺寸，考虑作为 3D FG 的 DC-SF 和作为 3D CT 的 BiCS/TCAT。有效单元尺寸被估算并作为堆叠单元数的函数绘于图 2.40 中。即使假定 DC-SF 单元的物理尺寸比传统 BiCS/TCAT 大 54%，得益于较小的 FG-FG 干扰，DC-SF 仍能够制造具有 3 bit/cell、64 个堆叠单元的 1 Tb 阵列，或具有 3 bit/cell、128 个堆叠单元的 2 Tb 阵列。

此外，3D FG 相比传统 3D CT 能保证可靠的数据保持特性和更低的工作电压 $34$ 。结果是，与传统 3D CT 相比，3D FG 结构能够为 3D NAND 闪存带来大幅增强的器件性能。下面报告 3D FG 相较于 3D CT 的优缺点总结 $37$ ：

$图 2.39$ 3D NAND 闪存单元结构对比（a）CT 单元（BiCS）（b）3D-FG 单元 $34$

$图 2.40$ 各种 DC-SF NAND 闪存结构的有效单元尺寸 $34$

3D FG 的优点：

电荷扩散更低，导致读取错误更少，因此 ECC 更少；
由于存储层中的电荷更稳定，数据保持更好；
沟道多晶硅与 p 阱直接相连，允许块擦除（无需

3D FG 的缺点：

单元尺寸更大；
由于存在浮栅，3D 柱更大，因而更低
浮栅耦合效应：即使 S-SCG 结构能够充分抑制间接干扰效应，直接耦合仍然是一个非常严重的问题，会大幅降低编程速度。

即使 3D FG 相比 3D CT 表现出相当多的可靠性优势，更高的可缩放性仍使 3D CT 成为超大规模缩放阵列集成中最具吸引力的方案。此外，必须指出，增强的编程算法和纠错技术能够缓解前述可靠性问题。

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说明：参考文献为书目信息（作者、题名、期刊、年份、页码），按学术出版惯例保留原文不译，便于对照原书与检索。

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