摘要：CDC（跨时钟域）缺陷"跑一周不复现、上板才发作"，是FPGA验证里代价最高的一类问题。
01 为什么 CDC 必须"挡在上板之前"
两个时钟域之间传一个信号，如果采样时刻正好落进建立／保持窗口，触发器输出会进入亚稳态------既不是 0 也不是 1，最后随机稳定到某个值。它有三个特点：概率性、不可复现、仿真查不到（仿真器的触发器模型是理想化的，不模拟亚稳态的物理行为）。
动态测试和静态时序分析都补不上这个缺口：前者的效果取决于激励的质量与规模，后者面向的是同步路径的时序收敛。人工评审同样盖不全，一个中等规模的FPGA设计动辄数十个时钟域、上万条跨域路径。
结论只有一个：CDC检查必须走静态分析。
02静态 CDC 检查，到底在查什么
一套完整的 CDC 分析要回答三类问题，VHawk-CDC把它们做成三条并行检查线：
03 分野：方法论成熟度 vs 标准与交付
VC SpyGlass CDC的强项是方法论与生态：静态结构与形式化结合，用机器学习做根因聚类，把上千条违例收敛成少量待查项，并与 Synopsys 实现流程同源，它的主场是通用商用大 SoC 的签核。
VHawk-CDC 的强项是相关标准与可交付性：国标中涉及时钟与跨时钟域的强制性准则已全部覆盖，依据项目标准可直接开查、审计后可直接出具材料；千页级报告一键生成、模板可定制；不依赖国外 EDA 组件与运行时环境，已通过认证并适配银河麒麟。
04 三问选型
依据哪套标准？ 9765／10157 → VHawk-CDC；纯商用签核 → VC SpyGlass CDC。
报告交给谁？ 需要中文、可对接格式 → VHawk-CDC。
有没有自研要求？ 信创要求明确 → VHawk-CDC。
工具的正确性，最终要落到自己设计的真实跨域路径上。VHawk系列已在国内100+家头部企业部署试用，测试代码超2000万行、检出缺陷超10000个，这类规模数据，比任何单点基准都更能说明VHawk-CDC在真实工程里的稳定性。
结语
CDC 属于"极少出现、出现即致命"的一类缺陷，它的成本不在修，而在发现得太晚。把跨时钟域缺陷挡在上板之前，比在联试阶段救火便宜得多，这是 FPGA 逻辑工厂对验证顺序的基本判断。