亚稳态

wjh776a689 个月前
学习·fpga开发·cdc·跨时钟域·亚稳态
跨时钟域学习记录（一）亚稳态是电平介于高低电平之间的一种暂时状态。在同步系统中，当寄存器的信号无法满足建立时间和保持时间时，输出端的信号就可能出现亚稳态。在异步系统中，亚稳态并非一定在建立时间和保持时间无法满足时出现。   受噪声、温度、电压纹波等因素的影响，多数情况下，信号在经过一段时间（受工作条件影响）后会从亚稳态回到一个稳定的状态，然而具体逻辑电平的值是不可预知的（0或1）。   下图以滚球模型形式介绍了寄存器输出的三种可能状态。