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G皮T3 天前
阿里云·fpga开发·云计算·虚拟化·fpga·异构计算·弹性计算
【弹性计算】异构计算云服务和 AI 加速器（四）：FPGA 虚拟化技术《异构计算云服务和 AI 加速器》系列，共包含以下文章：😊 如果您觉得这篇文章有用 ✔️ 的话，请给博主一个一键三连 🚀🚀🚀 吧 （点赞 🧡、关注 💛、收藏 💚）！！！您的支持 💖💖💖 将激励 🔥 博主输出更多优质内容！！！
超级大咸鱼7 天前
verilog·fpga·ascii
verilog实现十进制正数与ASCII码互转分离数位有多种方法，除法和比较法，除法理解简单，但是在verilog中占用资源严重，需要使用到除法IP核，以下采用比较法。
北城笑笑8 天前
fpga开发·fpga
FPGA 34 ，FPGA 与 DSP 技术，赋能工业 4.0 时代，理论解析（ FPGA 与 DSP技术，工业界的「硬件快手」与「软件大脑」）随着技术的进步，在工业4.0时代，FPGA（现场可编程门阵列）与DSP（数字信号处理器）在电子工程中各自发挥着重要作用。二者结合使用，不仅克服了单独使用时的局限性，还开辟了许多新的应用领域。这里我们将探讨FPGA和DSP原本存在的问题，以及它们结合后所提供的创新解决方案。这种组合大幅提升了处理能力和灵活性，同时优化了成本和功耗，成为推动工业4.0技术进步的重要力量。
学习永无止境@8 天前
开发语言·fpga开发·fpga·时钟约束
FPGA设计中IOB约束IOB，是Input Output Buffer的缩写，Vivado工具对IOB约束的英文解释为：Place Register into IOB，
xiaguangbo12 天前
linux·fpga
Verilog-HDL/SystemVerilog/Bluespec SystemVerilog vscode 配置下载 verible https://github.com/chipsalliance/verible的二进制包 然后配置 vscode
学习永无止境@13 天前
fpga开发·fpga·时钟约束
FPGA设计中时间单位科普FPGA设计中时间单位主要有秒s，毫秒ms，微秒us，纳秒ns，皮秒ps，使用秒s作为单位时一定要谨慎，因为秒s对于FPGA来说是一个很大的单位。FPGA的时钟周期通常是20ns左右，1秒意味着需要等待50000000个时钟周期。无论是前仿还是后仿，这都将是灾难级的设计。
霖0013 天前
经验分享·fpga开发·课程设计·模块测试·fpga
FPGA中级项目6——VGA 2part在上篇文章中，我们讲解了VGA的Verilog设计与显示原理。这次的第一个任务便是进行VGA的板级验证，主要是验证以下三个方面： 1. 能够正确的全屏点亮，显示稳定 2. 能否正确的显示颜色，也就是按照用户需求来实现需要显示的目标颜色（赤橙黄绿青蓝紫） 3. 能否正确的定位坐标，也就是在对应的屏幕位置显示对应的数据
林伟_fpga13 天前
机器人·fpga
关于波士顿动力2025年3月的人形机器人最新视频这是完整的视频：波士顿动力最新逆天表演-机器人Atlas行走、奔跑、爬行、杂技_哔哩哔哩_bilibili
霖0015 天前
大数据·经验分享·嵌入式硬件·学习·fpga开发·fpga
FPGA中级项目4——DDS实现DDS（直接数字频率合成器，Direct Digital Frequency Synthesis）是一种基于数字信号处理技术的频率合成方法，广泛应用于通信、雷达、仪器仪表等领域。在 FPGA中实现 DDS 具有灵活性高、集成度强、响应速度快等优势。其实也就是能产生各种波形！
霖0019 天前
经验分享·fpga开发·课程设计·模块测试·fpga
FPGA中级项目1——IP核（ROM 与 RAM）在 FPGA（现场可编程门阵列）设计中，IP 核（Intellectual Property Core，知识产权核）是预先设计好的、可重用的电路模块，用于实现特定功能。它们可以极大简化开发流程，提高设计效率，是现代 FPGA 设计的核心组成部分。可代替部分复杂Verilog代码设计！！！
我爱C编程20 天前
fpga开发·信道·fpga·awgn·帧同步·16psk·误码
基于FPGA的16PSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR目录1.算法仿真效果2.算法涉及理论知识概要2.1 16PSK原理2.2 帧同步3.Verilog核心程序
移知21 天前
fpga开发·fpga·数字ic
数字IC/FPGA校招笔试题解析（一）问题：数字电路设计中，下列哪种手段无法消除竞争冒险现象？ 选项： a. 加滤波电容，消除毛刺 b. 增加冗余项消除逻辑冒险 c. 增加选通信号，避开毛刺 d. 降低时钟频率
贝塔实验室21 天前
arm开发·fpga开发·重构·硬件架构·硬件工程·fpga·基带工程
基于SRAM型FPGA的软错误修复SEM加固技术对配置ＲＡＭ 的加固主要通过使用外部器件（通常为反熔丝FPGA）从配置RAM中回读配置位流文件，通过与外部存储中的原始位流文件进行比对，识别发生翻转的配置帧，再将正确的配置帧写回配置RAM中，实现单粒子翻转软错误的修复。这种加固方法被称为外部刷新。
Gn.4521 个月前
笔记·fpga
FPGA-DE2115开发板实现4位全加器、3-8译码器。安装quartus参考文章：Quartus Prime 18.0与ModelSim的安装 Quartus II 18.0安装教程（非常详细）从零基础入门到精通，看完这一篇就够了（附安装包） 安装的是18.0的版本。网上的相关教程也很多就不多赘述。 此外以下没有关于38译码器以及4位全加器在logism上的实现以及波形图模拟在之前的文章中也有相关实验。Verilog编程基础练习
贝塔实验室1 个月前
经验分享·笔记·其他·fpga开发·硬件架构·硬件工程·fpga
FPGA 配置原理用户编程控制的FPGA 是通过加载比特位流配置内部的存储单元实现的。该存储单元就是所谓的配置单元，它必须在器件上电后进行配置，从而设置查找表（LUT）的属性、连线方式、IOB 电压标准和其它的用户设计。
9527华安1 个月前
fpga开发·fpga·采集卡·gth·sdi·pcie3.0
UltraScale系列FPGA实现SDI转PCIE3.0采集卡，基于UltraScale GTH+XDMA架构，提供工程源码和技术支持FPGA实现SDI视频编解码现状； 目前FPGA实现SDI视频编解码有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971，发送器GS2972，优点是简单，比如GS2971接收器直接将SDI解码为并行的YCrCb422，GS2972发送器直接将并行的YCrCb422编码为SDI视频，缺点是成本较高，可以百度一下GS2971和GS2972的价格；另一种方案是使用FPGA逻辑资源部实现SDI编解码，利用Xilinx系列FPGA的GTP/GTX/GTH/GTY等资源实现解串，利用Xilinx系列FPG
FPGA狂飙1 个月前
fpga开发·信号处理·verilog·fpga·vivado
快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中。它不仅是20世纪十大算法之一，更是现代通信、音频处理、图像识别的核心引擎。
沐欣工作室_lvyiyi2 个月前
人工智能·stm32·单片机·嵌入式硬件·物联网·fpga
基于物联网的智能蔬菜仓库设计（论文+源码）由于蔬菜仓库内部环境直接影响到内部货物的正常存储工作，因此对蔬菜仓库内部环境进行智能化的监控具有重要意义。本次基于物联网的智能蔬菜仓库设计，系统实现的功能如下：
RunningCamel2 个月前
verilog·fpga·vivado报错
[Vivado报错] [Runs 36-527] DCP does not exist此错误表明Vivado在指定路径未找到.dcp（Design Checkpoint）文件，通常由以下原因导致：
北城笑笑2 个月前
fpga开发·fpga
FPGA 28 ，基于 Vivado Verilog 的呼吸灯效果设计与实现（ 使用 Vivado Verilog 实现呼吸灯效果 ）在数字电路设计领域，呼吸灯是一个经典且有趣的项目，它模拟人类呼吸的节奏，使 LED 灯呈现出从暗到亮再从亮到暗的渐变效果，常被用于电子产品的状态指示、氛围营造等场景。这里将详细介绍如何使用 Verilog 硬件描述语言实现一个呼吸灯效果，并对实现过程中的关键知识点、设计流程、代码逻辑以及注意事项进行深入探讨。