fpga

Topplyz8 小时前
fpga开发·fpga·频率计
在FPGA中实现频率计方案详解（等精度测量）常用的频率测量方法有两种，分别是频率测量法和周期测量法。频率测量法：在时间t内对被测时钟信号时钟周期N计数，求出单位时间内的时钟周期数，即为被测
XINVRY-FPGA10 小时前
arm开发·嵌入式硬件·网络协议·fpga开发·硬件工程·信号处理·fpga
XC7Z020-1CLG484I Xilinx AMD FPGA Zynq-7000 SoCXC7Z020-1CLG484I 是 Xilinx（现 AMD）推出的 Zynq-7000 SoC 系列中的一款高性能可编程片上系统（SoC），它将 双核 ARM Cortex-A9 处理系统（PS） 与 7 系列 FPGA 可编程逻辑（PL） 集成在单一芯片上，是嵌入式计算与硬件加速的典型代表。
ALINX技术博客7 天前
射频工程·fpga·基带工程
算力跃升！解析可嵌入整机的 6U VPX 异构高性能射频信号处理平台 AXW23在当今 5G 通信、雷达测控、卫星互联等高性能信号处理领域，系统设计者面临的核心挑战在于，如何在有限空间和功耗约束下，实现更高的带宽、更强的算力、更短的信号链。
简简单单做算法8 天前
fpga·图像形态学处理·膨胀·腐蚀·开运算·闭运算
【第1章】基于FPGA的图像形态学处理学习教程——目录👩本课程说明图像的形态学处理其实就是给图像 “做美容 + 塑型” 的硬核操作👩🔬用各种 “形态学算子”折腾图像里的黑白色块！📸
做一个快乐的小傻瓜9 天前
fpga·risc-v·易灵思
易灵思FPGA的RISC-V核操作函数本文主要针对西安电子科技大学电子工程学院的FPGA实验，使用的是易灵思的T20F256开发板。主要补充一些RISC-V的操作函数。
风已经起了13 天前
笔记·学习·fpga开发·fpga·1024程序员节
FPGA学习笔记——用Vitis IDE生成工程（串口发送）简单的用Vitis IDE生成串口发送模块。注意：要根据自己的开发板型号确定参数。以上就是用Vitis IDE生成工程。（如果有错误的地方，还请大家指出来，谢谢！）
ALINX技术博客13 天前
fpga开发·fpga
ALINX 携手 PhineDesign 亮相日本 DSF2025，用 FPGA 产品力响应时代技术浪潮挑战！2025 日本 Design Solution Forum (DSF 2025) 已在横滨落下帷幕。本届盛会清晰地聚焦于定义未来的三大技术浪潮：软件定义汽车 (SDV)、边缘 AI 算力与工业数字化转型 (DX)，吸引了来自全球的工程师与技术专家共襄盛举。
讽刺人生Yan14 天前
学习·fpga·rfsoc
RFSOC学习记录（六）混频模式分析混频器（Mixer）是RFSOC通过ip核实现在数字域的频率搬移，主要功能是在不改变采样率的情况下，把信号的频谱中心移动到目标频率附近
讽刺人生Yan15 天前
学习·fpga·rfsoc
RFSOC学习记录（五）带通采样定理花了三篇文章的时间大致讲了讲我对于rfsoc时钟树的理解，非常的浅薄与浅应用，现在我再从原理层面记录一下我对于rf data converter这个ip核里面三种混频模式从底层上的了解，这一篇主要记录一下带通采样定理的知识，下一篇会涉及到三种混频模式的配置不同
讽刺人生Yan15 天前
学习·fpga·rfsoc
RFSOC学习记录（四）MTS时序分析在MIMO等场景中，ADC DAC的多发多收机制是很重要的，在如今多数的使用场景里，RFSOC这样射频直采的模式逐渐代替了超外差接收机，零中频接收机，而多发多收的板卡每一个ADC/DAC系统都有自己的独立采样时钟，如果这些事中相位不同，哪怕是几十皮秒的频偏，不同片的波形输出就会存在相位偏差，对于多通道波束成形与MIMO阵列信号处理等应用时都会产生灾难性的影响，于是我们就需要确保所有通道在同一个采样瞬间采同一个值，这就是MTS的首要目的
南檐巷上学15 天前
fpga开发·fpga·vivado·fft·快速傅里叶变化
Vivado调用FFT IP核进行数据频谱分析本文进行FFT核调用，对输入的正弦波进行频谱分析。作者想要做一个FPGA音频频谱分析仪，先进行模块测试，测试内容如下：
北城笑笑17 天前
fpga开发·fpga
FPGA 49 ，Xilinx Vivado 软件术语解析（Vivado 界面常用英文字段详解，以及实际应用场景和注意事项 ）Vivado 是 Xilinx（现 AMD）官方推出的一款面向 FPGA/SoC 设计的开发平台，被广泛应用于通信、人工智能、数据中心、汽车电子等领域的硬件设计开发。
XINVRY-FPGA18 天前
嵌入式硬件·fpga开发·云计算·硬件工程·dsp开发·射频工程·fpga
XCAU10P-2SBVB484I Xilinx Artix UltraScale+ FPGAXCAU10P-2SBVB484I 属于 赛灵思 Xilinx 的 Artix UltraScale+ 系列 FPGA。料号中 “10P” 表示该器件在系列中的容量/等级，后缀 “-2” 为速度等级，封装代码 SBVB484 指示 484-ball BGA 类封装变体，末尾 “I” 表示工业温度等级。该系列采用 UltraScale+/16nm 级别的架构设计，目标在于用尽可能低的功耗提供较高的 DSP 与 I/O 带宽，适合机器视觉、低功耗网络设备、4K 视频接口和边缘计算等场景。
FPGA狂飙19 天前
fpga开发·verilog·fpga·vivado·xilinx
传统FPGA开发流程的9大步骤是哪些？FPGA 的传统开发流程，通常被称为 “RTL 到比特流” 的设计流程，是 FPGA 开发中最基础、最核心的步骤。
XINVRY-FPGA21 天前
arm开发·嵌入式硬件·fpga开发·硬件工程·信息与通信·信号处理·fpga
XC7A100T-2FGG484I Xilinx Artix-7 FPGAXC7A100T-2FGG484I 属于赛灵思 Xilinx7 系列中的 Artix-7 家族，是面向低功耗与成本敏感但仍需较高逻辑与 DSP 能力的中低端 FPGA。该器件在能效比、I/O 密度与性价比之间取得平衡，常用于工业控制、机器视觉、软件定义无线电（SDR）、低功耗加速卡与嵌入式图像处理等场景。
璞致电子25 天前
linux·嵌入式硬件·学习·fpga开发·fpga·fpga开发板·xilinx开发板
fpga开发板ZYNQ 璞致 PZ7010/7020 邮票孔核心板简介-ZYNQ7000系列小系统学习板第一章 核心板简介1.1产品简介PZ7010/7020 核心板采用 XILINX 公司的 XC7Z010-2CLG400I/XC7Z020-2CLG400I 芯片 作为主控制器，核心板采用 1.27mm 间距连接器与邮票孔兼容方式与母板连接，确保了在强 烈震动的环境下稳定运行、杜绝了连接器方式因老化而造成接触不良。
helesheng1 个月前
stm32·fsmc·fpga·uart控制器
用低成本FPGA实现FSMC接口的多串口（UART）控制器尽管目前工业以太网已经相当普及，但在工控领域仍然存在大量使用UART通过RS485和RS422组网的设备和控制器，导致含有多UART的嵌入式系统仍有较大市场需求。意法半导体和兆易创新等主流微控制器（MCU）厂商都有10个以上UART的器件，但在很多场景下仍然无法覆盖所有应用场景。另外，对于主控单元是微处理器（MPU，能运行Linux）的嵌入式系统，UART口一般较少，就不得不使用16C550/16C554这类扩展芯片来实现多UART。
欢鸽儿1 个月前
linux·ubuntu·fpga
理解Vivado的IP综合策略：“Out-of-Context Module Runs在使用 Vivado IP Integrator 时，我们有时会发现在“Design Runs”窗口中，出现一个名为 “Out-of-Context Module Runs” 的栏目，它会分别显示 Block Design (BD) 中每个 IP 核的综合进度。但在另一些项目中，这个栏目却不存在，只有一个顶层的 synth_1 任务在运行。
欢鸽儿1 个月前
linux·ubuntu·fpga
Vivado综合通关指南：从IP打包失败到工具崩溃的四重考验在FPGA开发的复杂世界里，Vivado的报错有时像一个个精心设计的关卡，考验着工程师的耐心与智慧。本文将完整复盘一次在Vivado 2020.2 Linux环境下，从工程报错到最终综合成功的全过程。这趟旅程涵盖了工程环境、系统依赖、工具链Bug以及源文件审查，是一份极具参考价值的实战排错记录。
XINVRY-FPGA1 个月前
人工智能·嵌入式硬件·fpga开发·硬件工程·dsp开发·射频工程·fpga
XCVU9P-2FLGA2104E Xilinx AMD Virtex UltraScale+ FPGAXCVU9P-2FLGA2104E 赛灵思 Xilinx（ AMD）Virtex UltraScale+ FPGA