fpga

lwd_up4 天前
fpga开发·无线通信·信号处理·fpga
多片RFSoC同步，64T 64R挖个坑，验证测试多片47/49dr同步方案可行性，每个LMK04828采用 Zero delay mode （ZDM）
XINVRY-FPGA5 天前
嵌入式硬件·fpga开发·云计算·硬件架构·硬件工程·fpga·pcb工艺
XC7A35T‑2FGG484I Xilinx FPGA Artix‑7 AMDXC7A35T‑2FGG484I 属于 Xilinx 7 系列中的 Artix‑7 家族，以优异的性能功耗比和中等规模逻辑资源著称。该器件基于 TSMC 28 nm HPL 工艺制造，采用 Fine‑pitch BGA‑484 封装，速度等级‑2，支持工业级结温范围（–40 °C 至 +100 °C）。相较于入门级 FPGA，XC7A35T 在逻辑与 DSP 资源上提供了更大的余量，同时保持了极低的静态功耗。
FPGAmaster创新者6 天前
fpga开发·毕业设计·智能家居·fpga·毕设
基于FPGA的智能小车设计（包含代码）/ 全栈FPGA智能小车：Verilog实现蓝牙/语音/多传感器融合的移动平台首先先声明一下，本项目已经历多轮测试，可以放心根据我的设计进行二次开发和直接套用！！！代码有详细的注释，方便同学进行学习！！
小眼睛FPGA12 天前
科技·单片机·嵌入式硬件·ai·fpga开发·fpga
【RK3568+PG2L50H开发板实验例程】FPGA部分 | 以太网传输实验例程本原创文章由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)
稀液蟹-plus13 天前
linux·fpga
zynq-PS篇——bperez77中DMA驱动注意事项前段时间在我的一篇博客 “zynq-PS篇——petalinux2022.2的DMA实现” 中带大家搭建了DMA回环的PL工程以及PS端的相关配置。
小眼睛FPGA14 天前
科技·嵌入式硬件·ai·fpga开发·fpga
【RK3568+PG2L50H开发板实验例程】FPGA部分 | DDR3 读写实验例程本原创文章由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处（www.meyesemi.com)
最好有梦想～15 天前
fpga·lvds
LVDS TX RX IP调试笔记分享一篇LVDS的调试笔记，简单实现了LVDS RX的时钟沿及bit位序调整。zynq开发板的bank13使用2.5V供电，差分走线在XH2.54排针引出LVDS引脚，支持LVDS25 IO标准。使用短杜邦线连接进行本板发送接收回环。由于杜邦线并非差分走线，所以LVDS频率降低为200MHz。
XINVRY-FPGA15 天前
人工智能·嵌入式硬件·fpga开发·信息与通信·信号处理·射频工程·fpga
XCZU47DR-2FFVG1517I Xilinx FPGA AMD ZynqUltraScale+ RFSoCXCZU47DR-2FFVG1517I 是 Xilinx（现 AMD）推出的 Zynq UltraScale+ RFSoC Gen3 系列中的中高端型号。该器件将高采样率射频模数转换器（RF-ADC）、数模转换器（RF-DAC）、ARM 多核处理系统（PS）、高度可编程逻辑区（PL）、专用 FEC 解码器（SD-FEC）以及高速收发器（GTY）集成于单颗芯片之内，形成一个面向无线通信、相控阵雷达和软件定义无线电的片上信号处理系统。
北城笑笑16 天前
fpga开发·fpga
FPGA 47 ，MIG 内存接口生成器深度解析（ FPGA 中的 MIG 技术 ）在现代 FPGA 系统设计中，高性能内存接口的实现是决定整体系统性能的关键因素。Xilinx 提供的 MIG（Memory Interface Generator）IP 核作为核心解决方案，中文名称是“内存接口生成器”或“存储接口生成器”，通过自动化工具链将复杂的存储器控制逻辑抽象为标准化接口，从而大幅提升了开发效率与系统可靠性。
XINVRY-FPGA1 个月前
c语言·c++·人工智能·嵌入式硬件·阿里云·fpga开发·fpga
XCVU47P-2FSVH2892E Xilinx Virtex UltraScale+ FPGA AMD搭载约 285 万逻辑单元与 16 万多个可编程逻辑模块（ALM），适合构建超复杂的硬件算法，如 AI 推理引擎、大规模状态机与并行数据流处理器。
迎风打盹儿1 个月前
fpga·verilog hdl·ili9488·rgb接口·lcd显示屏
FPGA点亮ILI9488驱动的SPI+RGB接口LCD显示屏（二）FPGA点亮ILI9488驱动的SPI+RGB接口LCD显示屏ILI9488 RGB接口显示红色、绿色、蓝色三基色图片
贝塔实验室2 个月前
arm开发·fpga开发·职场和发展·硬件架构·硬件工程·fpga·安全架构
FPGA 的硬件结构FPGA 的基本结构分为5 部分：可编程逻辑块（CLB）、输入/输出块（IOB）、逻辑块之间的布线资源、内嵌RAM 和内嵌的功能单元。
贝塔实验室2 个月前
驱动开发·fpga开发·硬件架构·硬件工程·射频工程·fpga·基带工程
FPGA 动态重构配置流程触发FPGA 进行配置的方式有两种，一种是断电后上电，另一种是在FPGA运行过程中，将PROGRAM 管脚拉低。将PROGRAM 管脚拉低500ns 以上就可以触发FPGA 进行重构。
tiantianuser2 个月前
fpga开发·verilog·fpga·rdma·高速传输·rocev2
RDMA简介5之RoCE v2队列在RoCE v2协议中，RoCE v2队列是数据传输的最底层控制机制，其由工作队列（WQ）和完成队列（CQ）共同组成。其中工作队列采用双向通道设计，包含用于存储即将发送数据的发送队列（SQ）和用于存储已接收到的数据的接收队列（RQ），二者共同组成了端到端的数据传输管道（Pipeline）每一个SQ与RQ绑定起来称为队列对（QP），每个队列对中包含有若干个工作队列元素（WQE）和一些其他元素如本地接收队列指针、本地发送队列指针、远程接收队列指针、远程发送队列指针等。同样的，每一个CQ中也存在着若干完成队列元
ALINX技术博客2 个月前
射频工程·fpga·amd·rfsoc·alinx
【新品解读】一板多能，AXRF49 定义新一代 RFSoC FPGA 开发平台“硬件系统庞杂、调试周期长”“高频模拟前端不稳定，影响采样精度”“接收和发射链路难以同步，难以扩展更多通道”
迎风打盹儿2 个月前
verilog·fpga·阻塞赋值·非阻塞赋值·testbench仿真
FPGA仿真中阻塞赋值（=）和非阻塞赋值（＜=）区别FPGA仿真中阻塞赋值和非阻塞赋值的区别单独仿真小模块对但将小模块加入整个工程仿真不对就有可能是没有注意到仿真中阻塞赋值和非阻塞赋值的区别
tiantianuser2 个月前
verilog·fpga·vivado·rdma·高速传输
RDMA简介3之四种子协议对比RDMA协议共有四种子协议，分别为InfiniBand、iWARP、RoCE v1和RoCE v2协议。这四种协议使用统一的RDMA API，但在具体的网络层级实现上有所不同，如图1所示，接下来将分别介绍这四种子协议。 图1 RDMA四种子协议网络层级关系图 InfiniBand：InfiniBand是一种专为RDMA设计的网络，其传输层、网络层及链路层均遵循IB协议规范，没有类似以太网的复杂协议交互计算，从硬件级别保证传输可靠，但成本较为高昂，需要使用专用的IB交换机和IB网卡才可以正常路由。 RoCE
XINVRY-FPGA2 个月前
嵌入式硬件·安全·阿里云·ai·fpga开发·云计算·fpga
XCVP1902-2MSEVSVA6865 Xilinx FPGA Versal Premium SoC/ASICXCVP1902-2MSEVSVA6865 Versal Premium SoC/ASIC 单片 FPGA，可提供大容量 FPGA 逻辑仿真和原型设计目标。VP1902的逻辑单元数量增加了 2.2 倍，达到 1850 万个。
XINVRY-FPGA2 个月前
5g·ai·fpga开发·云计算·硬件工程·fpga
XC7A200T-2FFG1156I FPGA AMD Xilinx Artix-7XC7A200T-2FFG1156I 是 AMD Xilinx Artix-7 系列的一款高性能低功耗 FPGA，采用 28 nm 高性能低功耗（HPL）工艺制造，核心电压在 0.95 V–1.05 V 之间，可在 –40 °C 至 100 °C 工业温度范围内稳定工作 。
ALINX技术博客2 个月前
图像处理·fpga开发·自动驾驶·射频工程·fpga
助力 FPGA 国产化，ALINX 携多款方案亮相深圳、广州“紫光同创 FPGA 技术研讨会”5 月中旬，一年一度的紫光同创技术研讨会系列活动正式拉开帷幕，相继在深圳、广州带来 FPGA 技术交流盛宴。