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赛灵思 XC7K325T-2FFG900I FPGA Xilinx Kintex‑7XC7K325T-2FFG900I 是 Xilinx Kintex‑7 系列中一款工业级 (I) 高性能 FPGA，基于 28 nm HKMG HPL 工艺制程，核心电压标称 1.0 V，I/O 电压可在 0.97 V–1.03 V 之间灵活配置，并可在 –40 °C 至 +100 °C 温度范围内稳定运行。该器件提供 326 080 个逻辑单元、840 个 DSP48E1 切片、16 404 480 位 Block RAM，以及 16 条 12.5 Gb/s GTP/GTX 高速收发器，支持多达 500

XCZU7EG‑L1FFVC1156I 赛灵思XilinxFPGA ZynqUltraScale+ MPSoC EGXCZU7EG‑L1FFVC1156I 是 Xilinx（ AMD）Zynq UltraScale+ MPSoC EG 系列中，集成了多核处理系统（PS）与可编程逻辑（PL）于一芯片

贝塔实验室

基于XC7V690T的在轨抗单粒子翻转系统设计本文介绍一种基于XC7V690T 的在轨抗单粒子翻转系统架构;其硬件架构主要由XC7V690TSRAM 型FPGA芯片、AX500反熔丝型FPGA 芯片以及多片FLASH 组成;软件架构主要包括AX500反熔丝型FPGA对XC7V690T进行配置管理及监控管理,对XC7V690T进行在轨重构管理,XC7V690T通过调用内部SEMIP核实现对配置RAM 资源的自主监控和维护。

XC7K410T‑2FFG900I 赛灵思XilinxFPGA Kintex‑7XC7K410T‑2FFG900I Xilinx 赛灵思FPGA Kintex‑7系列定位：Kintex‑7 中端，高性价比与高性能平衡

XC6SLX100T-2FGG484I 赛灵思 XilinxFPGA Spartan-6XC6SLX100T-2FGG484I 是Xilinx 推出的Spartan®-6 LXT 系列FPGA芯片，采用45nm工艺设计，以高性价比和低功耗为核心

FPGA 37 ，FPGA千兆以太网设计实战：RGMII接口时序实现全解析（ RGMII接口时序设计，RGMII~GMII，GMII~RGMII 接口转换）在现代网络通信系统中，为了减少引脚数量并提高传输速率，RGMII 被广泛应用。在 FPGA 开发中，RGMII 和 GMII 是常见的网络接口标准。RGMII 接口具有信号线少、传输效率高的特点，而 GMII 接口则相对更易于理解和处理。在实际应用中，如与传统设备兼容时，常常需要在这两种接口之间进行数据转换。这里将详细介绍 RGMII 到 GMII 接口转换的设计流程、代码实现以及注意事项。

迎风打盹儿

FPGA上实现SD卡连续多块读的命令在FPGA上实现SD卡连续多块读的命令CMD17命令一次只能读取1个块CMD18命令一次可以连续读取多个块，直到停止命令CMD12

0基础学习者

按键消抖（用状态机实现）在按下抖动的过程中，key在抖动但是p_flag并没有出现高脉冲，直到稳定了20ms后p_flag出现了高脉冲。

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通信协议详解（十）：PSI5 —— 汽车安全传感器的“抗干扰狙击手”PSI5就像传感器界的“防弹信使”：在汽车安全系统（如气囊）中，用两根线同时完成供电+数据传输，即便车祸时线路受损，仍能确保关键信号准确送达！

XC7K160T-2FBG676I Xilinx 赛灵思 Kintex‑7 系列 FPGAXC7K160T-2FBG676I XC7K160T-1FBG676I XC7K160T-2FBG676C XC7K160T-1FBG676C 是 Xilinx 推出的 Kintex‑7 系列 FPGA 产品之一，采用 28nm 高‑K 金属门（HKMG）工艺制造。该器件定位于中高端应用，旨在平衡高性能、低功耗与成本效益，适用于对数据处理能力和高速互连要求较高的各类系统。与同系列中其他封装形式相比，该型号采用 FBG 封装（FBG676），在信号完整性和热管理方面具有一定优势。

迎风打盹儿

FPGA同步复位、异步复位、异步复位同步释放仿真FPGA同步复位、异步复位、异步复位同步释放仿真xilinx VIVADO仿真行为仿真综合后功能仿真，综合后时序仿真

Xilinx FPGA XCVC1902-2MSEVSVA2197 Versal AI Core系列芯片的详细介绍XCVC1902-1MSEVSVA2197 XCVC1902-1MSIVSVA2197 XCVC1902-2MSIVSVA2197

超级大咸鱼

verilog利用线性插值实现正弦波生成器(dds)最近在项目上遇到一个需要在低资源FPGA上实现FFT逻辑的项目，而且要求实现窗函数。对于窗函数来说，莫非是实现正弦波生成器，正弦波生成器可以利用DDS模块，CORDIC模块，或者查找表的方式实现，以下主要讲解ROM核线性插值相结合的波形生成器，用于生成正弦波。

【弹性计算】异构计算云服务和 AI 加速器（四）：FPGA 虚拟化技术《异构计算云服务和 AI 加速器》系列，共包含以下文章：😊 如果您觉得这篇文章有用 ✔️ 的话，请给博主一个一键三连 🚀🚀🚀 吧（点赞 🧡、关注 💛、收藏 💚）！！！您的支持 💖💖💖 将激励 🔥 博主输出更多优质内容！！！

超级大咸鱼

verilog实现十进制正数与ASCII码互转分离数位有多种方法，除法和比较法，除法理解简单，但是在verilog中占用资源严重，需要使用到除法IP核，以下采用比较法。

FPGA 34 ，FPGA 与 DSP 技术，赋能工业 4.0 时代，理论解析（ FPGA 与 DSP技术，工业界的「硬件快手」与「软件大脑」）随着技术的进步，在工业4.0时代，FPGA（现场可编程门阵列）与DSP（数字信号处理器）在电子工程中各自发挥着重要作用。二者结合使用，不仅克服了单独使用时的局限性，还开辟了许多新的应用领域。这里我们将探讨FPGA和DSP原本存在的问题，以及它们结合后所提供的创新解决方案。这种组合大幅提升了处理能力和灵活性，同时优化了成本和功耗，成为推动工业4.0技术进步的重要力量。

学习永无止境@

FPGA设计中IOB约束IOB，是Input Output Buffer的缩写，Vivado工具对IOB约束的英文解释为：Place Register into IOB，

Verilog-HDL/SystemVerilog/Bluespec SystemVerilog vscode 配置下载 verible https://github.com/chipsalliance/verible的二进制包然后配置 vscode

学习永无止境@

FPGA设计中时间单位科普FPGA设计中时间单位主要有秒s，毫秒ms，微秒us，纳秒ns，皮秒ps，使用秒s作为单位时一定要谨慎，因为秒s对于FPGA来说是一个很大的单位。FPGA的时钟周期通常是20ns左右，1秒意味着需要等待50000000个时钟周期。无论是前仿还是后仿，这都将是灾难级的设计。

FPGA中级项目6——VGA 2part在上篇文章中，我们讲解了VGA的Verilog设计与显示原理。这次的第一个任务便是进行VGA的板级验证，主要是验证以下三个方面： 1. 能够正确的全屏点亮，显示稳定 2. 能否正确的显示颜色，也就是按照用户需求来实现需要显示的目标颜色（赤橙黄绿青蓝紫） 3. 能否正确的定位坐标，也就是在对应的屏幕位置显示对应的数据