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迎风打盹儿6 天前
ip·verilog·fpga·vivado·fifo
VIVADO FIFO (同步和异步) IP 核详细使用配置步骤VIVADO FIFO (同步和异步) IP 核详细使用配置步骤目录前言一、同步FIFO的使用1、配置
Ruoyo1766 天前
测试用例·fpga
关于编写测试用例的细枝末节注：数据A的采样频率大于1000Hz。用例示例 步骤1：构造A为20.1，等待14ms，查看B是否为0。 步骤2：等待1ms，查看B是否为0。 步骤3：构造A为20.4，等待14ms，查看B是否为0。 步骤4：等待1ms，查看B是否为1。
北城笑笑7 天前
fpga开发·fpga
FPGA 21 ，深入理解 Verilog 中的基数，以及二进制数与十进制数之间的关系（ Verilog中的基数 ）在Verilog中，基数（radix）用于指定数字的进制。Verilog 支持多种基数表示法，包括二进制（binary）、八进制（octal）、十进制（decimal）和十六进制（hexadecimal）。这些不同的基数表示法，使得我们可以方便地使用最适合当前上下文的数值表示方式。
贝塔实验室12 天前
考研·fpga开发·硬件架构·硬件工程·学习方法·业界资讯·fpga
宇航用VIRTEX5系列FPGA的动态刷新方法及实现SRAM型FPGA在宇航领域有广泛的应用，为解决FPGA在空间环境中的单粒子翻转问题，增强设计的可靠性，本文介绍一种低成本的抗辐照解决方案。该方案从外置高可靠存储器中读取配置数据，通过定时刷新结合三模冗余的方式消除单粒子影响，提高系统的鲁棒性。
贝塔实验室12 天前
fpga开发·重构·硬件架构·硬件工程·创业创新·fpga·程序员创富
FPGA的 基本结构（Xilinx 公司Virtex-II 系列FPGA ）以Xilinx 公司Virtex-II 系列FPGA 为例，其基本结构由下图所示。它是主要由两大部分组成：可编程输入/输出（Programmable I/Os）部分和内部可配置（Configurable Logic）部分。
32码奴16 天前
fpga开发·fpga
FPGA基本语法与使用FPGA（现场可编程门阵列）的起源可以追溯到20世纪80年代。
贝塔实验室18 天前
fpga开发·重构·硬件架构·硬件工程·射频工程·fpga·精益工程
FPGA可重构技术FPGA重构技术使得以往只是在空间上设计的系统转化为时间和空间相结合的系统。使系统的功能时分复用，既不会改变原有的系统整体功能，又可以提高硬件逻辑资源的利用率，使得相同设计情况下，所需要的硬件规模减小。
贝塔实验室19 天前
fpga开发·重构·系统架构·硬件架构·硬件工程·fpga·安全架构
一种基于动态部分重构的FPGA自修复控制器动态部分重构技术指在FPGA运行时，通过加载部分位流文件来修改FPGA可重构区域中的逻辑设计，修改过程中其余逻辑功能不受影响整个系统也能够持续运行。
贝塔实验室19 天前
安全·fpga开发·重构·硬件架构·硬件工程·软件构建·fpga
FPGA三模冗余TMR工具（二）学术和商业领域有许多自动化的三模冗余TMR工具，本文介绍当前主流的基于寄存器传输级的三模冗余工具（Register-Transfer Level，RTL），基于重要软核资源的三模冗余工具，以及新兴的基于高层次综合的三模冗余工具（High Level Synthesis，HLS）。
YHPsophie21 天前
数据库·fpga开发·信息与通信·fpga
XQR5VFX130-1CN1752V，,具有高度的可编程性和灵活性的FPGA中文技术资料高性能空间级Virtex®-5QV FPGA将无与伦比的密度、性能和抗辐射能力与可重新配置的灵活性结合在一起，而无需承担 ASIC 的高风险。
贝塔实验室24 天前
fpga开发·系统架构·系统安全·硬件架构·硬件工程·fpga·安全架构
FPGA三模冗余4项关键技术（二）基本的TMR技术存在很多问题：(1)占用资源多，由于将设计复制了3份，资源占用比原电路至少增加200%；(2)表决器未进行三模冗余设计，可能受到SEU的影响而出错；(3)仅容错不修复，当某一模块出错后，电路仅通过表决器将错误屏蔽，但模块中的错误仍然存在。
stm 学习ing1 个月前
经验分享·笔记·fpga开发·fpga·eda·verilog hdl·vhdl
HDLBits训练6时间：2024.12.25按照Fsm1的逻辑书写也可以这段代码实现了一个简单的有限状态机（FSM）的逻辑部分，根据输入in以及当前状态state来确定下一状态next_state，同时根据当前状态产生相应的输出out。该有限状态机使用了独热码（One-Hot Encoding）来对状态进行编码，也就是每个状态用一个单独的位来表示，在任意时刻只有一位为1，其余位为0。
stm 学习ing1 个月前
经验分享·笔记·fpga开发·课程设计·fpga·eda·verilog hdl
HDLBits训练4时间：2024.12.23注意敏感信号的写法注：byteena[1]控制输入数据d的高八位，byteena[0]控制输入数据d的低八位，未被控制部分保持输出。
乘风~&1 个月前
fpga
fpgafor循环语句使用12位的16进制乘以4就是48位位宽的2进制 因为 222*2(2^4)=16
stm 学习ing1 个月前
c语言·fpga开发·fpga·eda·hdlbits·pld·hdl语言
HDLBits训练5时间：2024.12.24这段代码实现了一个 4 - 位 BCD 计数器。每个十进制数位由 4 位二进制数表示。代码中定义了 4 个一位的 BCD 计数器（bcd0、bcd1、bcd2和bcd3）分别代表个位、十位、百位和千位。
stm 学习ing1 个月前
c语言·经验分享·笔记·算法·fpga·eda·verilog hdl
HDLBits训练3时间：2024.12.22这段 Verilog 代码实现了一个简单的 3 位宽的加法器功能，能够对两个 3 位输入信号 a 和 b 进行加法运算，同时考虑了低位向高位的进位输入 cin，并输出相应的 3 位和 sum 以及每一位产生的进位 cout。
tiger1191 个月前
项目管理·制造·fpga·芯片·半导体·ipd
制造研发企业与IPD管理体系芯片/半导体/制造研发型企业，大都知道华为使用过的IPD管理体系，但大家用到什么程度，那就是参差不齐了。
超级大咸鱼1 个月前
matlab·verilog·fpga·数字信号·解调·正交解调·cw
CW信号的正交解调CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。
十三啊嘞1 个月前
fpga·vivado
Vivado安装System Generator不支持新版Matlab解决方法目录前言：Vivado安装System Generator不支持新版Matlab解决方法前言：本文介绍一下Vivado不支持新版Matlab的解决办法，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado 2018.3只支持2017a,2017b,2018a。
北城笑笑1 个月前
fpga开发·fpga
FPGA 17 ，FPGA 与 SR-IOV虚拟化技术，高性能计算与虚拟化技术的结合（FPGA 与 SR-IOV 和 PCI，高性能计算与虚拟化的完美融合）在当今数字化时代，高性能计算和高效虚拟化技术在各个领域都发挥着至关重要的作用。这里将以 FPGA（现场可编程门阵列）为核心，深入探讨 FPGA、SR-IOV（单根 I/O 虚拟化技术）以及 PCI（外设部件互连）技术之间的紧密联系，从基本介绍到实际应用，全面展示它们如何共同推动计算领域的进步。