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CW信号的正交解调CW可以叫做等幅电报，它通过电键控制发信机产生短信号"."（点）和长信号"--"（划），并利用其不同组合表示不同的字符，从而组成单词和句子。

Vivado安装System Generator不支持新版Matlab解决方法目录前言：Vivado安装System Generator不支持新版Matlab解决方法前言：本文介绍一下Vivado不支持新版Matlab的解决办法，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado 2018.3只支持2017a,2017b,2018a。

FPGA 17 ，FPGA 与 SR-IOV虚拟化技术，高性能计算与虚拟化技术的结合（FPGA 与 SR-IOV 和 PCI，高性能计算与虚拟化的完美融合）在当今数字化时代，高性能计算和高效虚拟化技术在各个领域都发挥着至关重要的作用。这里将以 FPGA（现场可编程门阵列）为核心，深入探讨 FPGA、SR-IOV（单根 I/O 虚拟化技术）以及 PCI（外设部件互连）技术之间的紧密联系，从基本介绍到实际应用，全面展示它们如何共同推动计算领域的进步。

FPGA 16 ，Verilog中的位宽：深入理解与应用在 Verilog 编程中，位宽是一个非常重要的概念，它直接关系到数据的存储、传输以及电路的功能实现。这里将深入探讨 Verilog 中位宽的相关知识，包括位宽的定义方法、在不同数据类型中的应用、位宽不一致时的处理以及相关的注意事项等等。

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FPGA在线升级 -- Multiboot本章节主要描述关于如何从Golden Image转换到Multiboot Image程序。Golden Image转换到Multiboot Image的方法主要又两种

Verilog实现图像处理的行缓存Line Buffer在图像处理中，难免会遇到对图像进行卷积或者模板的局部处理，例如ISP中的一些算法，很大部分都需要一个窗口，在实时视频处理中，可以利用行缓存Line buffer可以暂存几行数据，然后同时输出每行中的对应列的像素。

通过Zynq FPGA对雷龙SD NAND进行测试目录引言：一、SD NAND特征1.1 SD卡简介1.2 SD卡Block图二、SD卡样片三、Zynq测试平台搭建

开源ISP介绍（2）————嵌入式Vitis搭建Vivado搭建参考前一节Vivado基于IP核的视频处理框架搭建：开源ISP介绍（1）——开源ISP的Vivado框架搭建-CSDN博客

异步复位同步释放一个语句块对多个reg赋值的时候用begin end嵌套

FPGA系列，文章目录FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种集成电路，其内部结构可以通过软件重新配置来实现不同的逻辑功能。与传统的ASIC（Application-Specific Integrated Circuit，专用集成电路）不同，FPGA在制造后仍然可以被多次编程和重新配置，这使得它非常适用于需要快速迭代设计或需要灵活应对不同应用场景的情况。这里是FPGA系列，文章目录。

【verilog教程】verilog带参数例化当一个模块被另一个模块引用例化时，高层模块可以对低层次模块的参数值进行改写。可以用关键字 defaram 通过模块层次调用的方法，来改写低层次模块的参数值。

【verilog教程】verilog函数在 verilog 中，可以利用任务（关键字为 task）和函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重复写代码。

EDA软件研发的DevOps平台DevOps是十几年前，在互联网比较火的词，实际上就是ci/cd平台的另外一种说法，核心是说打破研发，测试，运维的边界，能够将整个产品开发的流程快速循环起来，随时可发版，随时可测试，达到敏捷开发的目的。当然，这里还牵扯到大量的线上发布，自动化测试的手段。

【verilog教程】verilog任务和函数（function）一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用。函数一般用于组合逻辑的各种转换和计算；而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。

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Matlab Simulink HDL Coder 时钟束信号生成时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。

【纸飞机串口调试工具】预设曲线名称纸飞机一款性能强劲且专业的串口/网络/HID调试助手，具有多窗口绘图、关键字高亮、数据分窗和数据过滤等众多功能，可以极大的方便嵌入式开发人员的调试过程。本文介绍预设曲线名称功能来快速重命名曲线名称。

FPGA 第十讲避免latch的产生时间：2024.11.18Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。

FPGA 14 ，硬件开发板分类详解，FPGA开发板与普通开发板烧录的区别硬件开发板分类，请看普通开发板通常基于微控制器（MCU）或微处理器（MPU），可以运行操作系统或裸机代码。这类开发板适用于各种嵌入式系统和控制应用。

FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。

Quartus+Nios II for eclipse问题合集由于对于FPGA+NIOS II 的工作需要，对工作过程中遇到的问题进行记录，持续更新。Warning (10275): Verilog HDL Module Instantiation warning at xxx.v(24): ignored dangling comma in List of Port Connections ---- 例化模块多了逗号,去除最后一个逗号；