fpga

泛联新安1 天前
fpga·亚稳态·fpga验证
VHawk-CDC：FPGA跨时钟域检查怎么选？摘要：CDC（跨时钟域）缺陷"跑一周不复现、上板才发作"，是FPGA验证里代价最高的一类问题。两个时钟域之间传一个信号，如果采样时刻正好落进建立／保持窗口，触发器输出会进入亚稳态——既不是 0 也不是 1，最后随机稳定到某个值。它有三个特点：概率性、不可复现、仿真查不到（仿真器的触发器模型是理想化的，不模拟亚稳态的物理行为）。
星夜离尘563 天前
fpga·systemverilog·流水线·vivado·testbench
流水线 valid 对齐自检：输入气泡和中途复位怎么测连续输入时，每拍都有结果，valid 即使提前一拍也可能不容易从几行打印中看出来。把输入改成孤立脉冲和气泡，再在事务还没走完时复位，问题就清楚得多。
星夜离尘564 天前
fpga开发·verilog·fpga·crc
FPGA实现CRC-8/SMBUS：从参数和位序核对到1041次自检CRC对不上时，先把实际送入计算器的字节写下来。"123456789" 是9个ASCII字节，01 02 03 04 05 06 07 08 09 是另一组数据，再加一个字符串结尾的 00 又会变成第三组消息。
星夜离尘564 天前
verilog·fpga·编码器
FPGA正交编码器非法跳变检测：把16种状态转移和采样边界测清楚观察正交编码器时，假设连续两次有效采样读到 00→11。A、B都变了，但中间经过 01 还是 10，已经无法从这两个值判断。
FPGA工程笔记6 天前
fpga·adc·ema·rfsoc·tiadc·offset校准·滑动平均
从1024点滑动平均到EMA：双路5GS/s ADC Offset校准的FPGA工程实现项目里有两路独立的5GS/s ADC：FPGA工作时钟为：每路数据宽度256bit，一个采样点16bit，因此每拍包含：
NamoAmitabha1287 天前
fpga·xilinx·mmcm
xilinx/MMCM/DRP/使用老师，您好，可以给我讲讲xilinx mmcm 这个框图嘛，原理，我作为一名fpga工程师如何使用drp功能；文件如上，然后有一个问题， top_mmcme2.v文件中.S1_DIVCLK_DIVIDE(2),是啥意思，谢谢您
北城笑笑8 天前
fpga开发·fpga
FPGA 55 ，FPGA 行业 2026 发展分析与报告副标题：从全球三强、国产替代到开发生态与华为路线的完整研判报告属性：个人独立行业调研与工程分析｜数据截止：2026年9月30日
FPGA小徐13 天前
fpga
通信系统核心技术概念解析基带与中频 基带：指未经调制的原始信号频率范围，通常是低频信号。基带传输是短距离传输的典型方式，无需载波调制和发射环节，例如串口通信、I2C 总线等接口通信均属于基带传输。其特点是信号直接在信道中传输，无需频率搬移。 中频：是将高频信号通过混频转换后的中间频率，便于信号处理。按频率范围可分为低中频（如 70MHz、140MHz、20MHz）和高中频（如 800MHz），中频的选择需权衡滤波性能、噪声抑制和硬件实现复杂度。 信息速率与符号速率 区别： 信息速率（比特率）：单位时间内传输的二进制位数，单位为
神电测控15 天前
labview·fpga·usrp·sdr·神电测控·王电令·rfsoc
神电新型PG-RFSOC-27DR/47DR/67DR sbRIO板卡(内置8路上GS/s AD/DA模块，兼容LabVIEW FPGA开发)神电测控：新品发布神电新型多功能PG-RFSOC-27DR/47DR/67DRsbRIO板卡(内置8路上GS/s AD/DA模块)
Eloudy1 个月前
gpu·fpga·rdma·roce·doca
开源 gpunetio examples 01 解析 gpunetio_verbs_put_bw针对 https://github.com/NVIDIA-DOCA/gpunetio/tree/main/examples/gpunetio_verbs_put_bw/ 把服务器端和客户端，两端的核心逻辑分别提炼如下。
博览鸿蒙1 个月前
fpga开发·fpga
FPGA开发使用的语言FPGA开发使用的语言五花八门，很难统计出到底有多少种语言曾经被用于FPGA开发，从早期的原理图输入，到PALASM、ABEL这类面向可编程逻辑器件的语言，再到今天的各种高层次描述方式，几乎每个阶段都有自己的主角。
明德扬1 个月前
学习·fpga开发·fpga
机器人多摄像头如何做FPGA多路视频聚合？移动机器人常把摄像头布置在前、后、左、右或底部，用于环境感知、近距离避障和多视角观察。随着MIPI摄像头增加，主控CSI接口、板上布线和调试工作也会随之增加。FPGA MIPI多路视频聚合把多路图像先接入FPGA，完成接收、同步整理与画面组合，再以一路或少数几路视频输出交给主控，便于后端统一处理。
Eloudy1 个月前
gpu·fpga·rdma·roce·doca
GPUNetIO开源实现与FPGA的 RoCEv2 通信延迟实验对象：arXiv:2510.25213《Platform Architecture for Tight Coupling of High-Performance Computing with Quantum Processors》第 2.4 节 “Network proof of concept”。 本文先回答"这个实验在物理上和工程上证明了什么、为什么这样设计"， 再把每条原理映射到本项目（nvqlink_echo_poc/）的具体实现。
unicrom_深圳市由你创科技1 个月前
fpga
FPGA仿真正常，上板为何出错？“仿真波形完全正确，ILA抓出来也是对的，但板子跑几分钟就挂一次。”这是FPGA工程师群里几乎每周都会出现的问题。更让人头疼的是，这种错误往往不是“完全不能跑”，而是“偶尔出错”——今天跑十分钟没事，明天跑两小时死一次。复现靠运气，定位靠猜，改完了也不知道到底改对没有。
Eloudy1 个月前
fpga
fpga-latency 指标分析与触发机制run_latency.sh 与 run_ramplayer_analyzer.sh 输出的 fpga-latency 的含义与完整变量逻辑链条。
Eloudy1 个月前
gpu·fpga
基于 PTP 的 FPGA→RoCE→CPU 单向延迟测量实验方案针对论文 arXiv:2510.25213v2 §2.4 “Network proof of concept” 的一个关键细节： 该方案没有使用主机 PTP 同步。本文结合 holoscan-sensor-bridge/fpga/nv_hsb_ip/（HSB IP）与 holoscan-sensor-bridge/fpga/pynq/rfsoc-pynq/（论文所用 RFSoC-PYNQ 参考设计） 的 RTL 代码，回答一个问题：
博览鸿蒙1 个月前
fpga开发·fpga·fpga开发板
新手怎么挑一块靠谱的FPGA开发板？刚接触FPGA的人,十有八九会被"选板子"这道题卡住。淘宝、京东上一搜"FPGA开发板",价格从两三百到大几千不等,型号五花八门,芯片厂商也不止一家,新手很容易陷入"哪个牌子好"这种没有标准答案的比较里。
FPGA小迷弟1 个月前
fpga开发·dsp开发·fpga·sdr·无线电
【无标题】FPGA的全栈技术工程可以自己看下自己做的是哪些技术，了解FPGA在整个地球上都是哪些地方会用这个东东，可以查漏补缺，扬长避短，FPGA的市场规模还在不断的扩大，FPGA的AI开发也非常厉害，这个真的是非常的厉害，我领略过，FPGA工程是还是需要不断进化，要了解AI，所谓知己知彼，才能百战百胜，知己也是非常的重要
Eloudy1 个月前
fpga
RAM Player 实验：hololink-write 开流 + RoCEv2 接收分析日期：2026-09-16 硬件：pynq RFSoC 开发板（HSB IP 0x2606，IP 192.168.0.2，MAC CA:FE:C0:FF:EE:00） 主机：mlx5_1（enp33s0f1np1，192.168.0.101/24，RoCEv2）
FPGA小迷弟1 个月前
fpga开发·dsp开发·fpga·sdr·无线电
FPGA 应用技术能力的完整闭环（5-8）FPGA的完整技术栈整个整理出来的话应该就是八个方面，不管你是做通信，还是做图像，还是做雷达，存储，采集啥的，其实都是在整个闭环里面开发，下面是我整理的FPGA的完整技术栈，可以参考这个对比自己哪里需要查缺补漏，也可以扬长避短，发展自己的能力