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XINVRY-FPGA7 小时前
c语言·c++·人工智能·嵌入式硬件·阿里云·fpga开发·fpga
XCVU47P-2FSVH2892E Xilinx Virtex UltraScale+ FPGA AMD搭载约 285 万逻辑单元与 16 万多个可编程逻辑模块（ALM），适合构建超复杂的硬件算法，如 AI 推理引擎、大规模状态机与并行数据流处理器。
迎风打盹儿4 天前
fpga·verilog hdl·ili9488·rgb接口·lcd显示屏
FPGA点亮ILI9488驱动的SPI+RGB接口LCD显示屏（二）FPGA点亮ILI9488驱动的SPI+RGB接口LCD显示屏ILI9488 RGB接口显示红色、绿色、蓝色三基色图片
贝塔实验室13 天前
arm开发·fpga开发·职场和发展·硬件架构·硬件工程·fpga·安全架构
FPGA 的硬件结构FPGA 的基本结构分为5 部分：可编程逻辑块（CLB）、输入/输出块（IOB）、逻辑块之间的布线资源、内嵌RAM 和内嵌的功能单元。
贝塔实验室16 天前
驱动开发·fpga开发·硬件架构·硬件工程·射频工程·fpga·基带工程
FPGA 动态重构配置流程触发FPGA 进行配置的方式有两种，一种是断电后上电，另一种是在FPGA运行过程中，将PROGRAM 管脚拉低。将PROGRAM 管脚拉低500ns 以上就可以触发FPGA 进行重构。
tiantianuser16 天前
fpga开发·verilog·fpga·rdma·高速传输·rocev2
RDMA简介5之RoCE v2队列在RoCE v2协议中，RoCE v2队列是数据传输的最底层控制机制，其由工作队列（WQ）和完成队列（CQ）共同组成。其中工作队列采用双向通道设计，包含用于存储即将发送数据的发送队列（SQ）和用于存储已接收到的数据的接收队列（RQ），二者共同组成了端到端的数据传输管道（Pipeline）每一个SQ与RQ绑定起来称为队列对（QP），每个队列对中包含有若干个工作队列元素（WQE）和一些其他元素如本地接收队列指针、本地发送队列指针、远程接收队列指针、远程发送队列指针等。同样的，每一个CQ中也存在着若干完成队列元
ALINX技术博客17 天前
射频工程·fpga·amd·rfsoc·alinx
【新品解读】一板多能，AXRF49 定义新一代 RFSoC FPGA 开发平台“硬件系统庞杂、调试周期长”“高频模拟前端不稳定，影响采样精度”“接收和发射链路难以同步，难以扩展更多通道”
迎风打盹儿17 天前
verilog·fpga·阻塞赋值·非阻塞赋值·testbench仿真
FPGA仿真中阻塞赋值（=）和非阻塞赋值（＜=）区别FPGA仿真中阻塞赋值和非阻塞赋值的区别单独仿真小模块对但将小模块加入整个工程仿真不对就有可能是没有注意到仿真中阻塞赋值和非阻塞赋值的区别
tiantianuser18 天前
verilog·fpga·vivado·rdma·高速传输
RDMA简介3之四种子协议对比RDMA协议共有四种子协议，分别为InfiniBand、iWARP、RoCE v1和RoCE v2协议。这四种协议使用统一的RDMA API，但在具体的网络层级实现上有所不同，如图1所示，接下来将分别介绍这四种子协议。 图1 RDMA四种子协议网络层级关系图 InfiniBand：InfiniBand是一种专为RDMA设计的网络，其传输层、网络层及链路层均遵循IB协议规范，没有类似以太网的复杂协议交互计算，从硬件级别保证传输可靠，但成本较为高昂，需要使用专用的IB交换机和IB网卡才可以正常路由。 RoCE
XINVRY-FPGA24 天前
嵌入式硬件·安全·阿里云·ai·fpga开发·云计算·fpga
XCVP1902-2MSEVSVA6865 Xilinx FPGA Versal Premium SoC/ASICXCVP1902-2MSEVSVA6865 Versal Premium SoC/ASIC 单片 FPGA，可提供大容量 FPGA 逻辑仿真和原型设计目标。VP1902的逻辑单元数量增加了 2.2 倍，达到 1850 万个。
XINVRY-FPGA1 个月前
5g·ai·fpga开发·云计算·硬件工程·fpga
XC7A200T-2FFG1156I FPGA AMD Xilinx Artix-7XC7A200T-2FFG1156I 是 AMD Xilinx Artix-7 系列的一款高性能低功耗 FPGA，采用 28 nm 高性能低功耗（HPL）工艺制造，核心电压在 0.95 V–1.05 V 之间，可在 –40 °C 至 100 °C 工业温度范围内稳定工作 。
ALINX技术博客1 个月前
图像处理·fpga开发·自动驾驶·射频工程·fpga
助力 FPGA 国产化，ALINX 携多款方案亮相深圳、广州“紫光同创 FPGA 技术研讨会”5 月中旬，一年一度的紫光同创技术研讨会系列活动正式拉开帷幕，相继在深圳、广州带来 FPGA 技术交流盛宴。
北城笑笑1 个月前
fpga开发·fpga
FPGA 42 ，时序约束深度解析与实战应用指南（ FPGA 时序约束 ）FPGA 时序约束（Timing Constraints）是指导静态时序分析（STA）和布局布线优化的核心指令集，通过对时钟、输入输出、路径排除、多周期和生成时钟等方面的精确控制，帮助设计者在高速系统中保证数据的可靠采样与稳定传输。合理地编写与应用时序约束，不仅能提升设计的性能，还能大幅缩短 “时序闭合” 所需的迭代周期。
霖001 个月前
网络·经验分享·嵌入式硬件·fpga开发·流程图·fpga
FPGA开发全流程FPGA（现场可编程门阵列）开发是一个涉及硬件设计、软件编程和系统调试的复杂流程，通常需要结合硬件描述语言（HDL）、开发工具和硬件平台。以下是 FPGA 开发的全流程详解，涵盖从需求分析到硬件调试的各个关键环节。
XINVRY-FPGA1 个月前
嵌入式硬件·安全·阿里云·ai·fpga开发·云计算·fpga
Xilinx XCAU10P-2FFVB676I 赛灵思 Artix UltraScale+ FPGAXCAU10P-2FFVB676I 是 AMD Xilinx 推出的 Artix UltraScale+™ FPGA 器件，内部集成了约 96,250 逻辑单元，满足中等规模高性能应用的需求。该芯片采用 16 nm FinFET 制程工艺，核心电压典型值约 0.85 V，能够在较低功耗下提供高达 775 MHz 的时钟频率 。器件支持工业级温度范围（–40 °C 至 100 °C），能够在恶劣环境中保持稳定运行 。XCAU10P-2FFVB676I 提供 228 个用户可用 I/O 引脚，以 676 引脚
芯眼1 个月前
fpga开发·数据分析·软件工程·社交电子·fpga
FPGA 串口_波特率计算串口收发流程图：程序设定：解析：假设波特率是115200，那么一个数据位的时间长度就是1/115200秒，当时钟频率为50MHz时（一个时钟周期为20ns）,因此要达到一个数据位的时间长度则要（1/115200）s/20ns
可编程芯片开发1 个月前
fpga开发·fpga·电子万年历
基于FPGA的电子万年历系统开发,包含各模块testbench目录1.课题概述2.系统仿真结果3.核心程序与模型4.系统原理简介5.完整工程文件基于FPGA的电子万年历系统开发,包含各模块testbench。主要包含以下核心模块：
霖002 个月前
人工智能·经验分享·嵌入式硬件·学习·fpga开发·fpga
FPGA实战项目1——坦克大战根据模块化思想，可将此任务简单的进行模块拆分： 系统原理，模块划分，硬件架构，算法支持，Verilog实现框架
雪天鱼2 个月前
fpga开发·fpga·dsp48e2
DSP48E2 的 MAC模式功能仿真DSP48E2 仿真代码： 测试的功能为 P i = ( A + D ) ∗ B + P i − 1 P_{i} = (A+D) * B + P_{i-1} Pi=(A+D)∗B+Pi−1
霖002 个月前
网络·经验分享·嵌入式硬件·fpga开发·显示器·fpga
FPGA中级项目8———UART-RAM-TFTUART串口我们学过，RAM IP核学过，TFT同样也学过。那如何将它们联合起来呢？ 言简意赅：实现从串口写入图像到RAM并且由TFT显示屏输出！
XINVRY-FPGA2 个月前
c++·嵌入式硬件·阿里云·fpga开发·云计算·硬件工程·fpga
XCZU19EG-2FFVC1760I Xilinx赛灵思FPGA Zynq UltraScale+MPSoCXCZU19EG-2FFVC1760I 属于 Zynq UltraScale+MPSoC EG（Enhanced General）系列，采用 20nm FinFET+ 工艺制造，该型号的速度等级为 -2（0.85V VCCINT）、工业级温度（-40℃ 至 +100℃），典型应用核心频率为 APU 最高 1.3 GHz，RPU 600 MHz，GPU 667 MHz，片上 SRAM 大小为 256 KB，用于实时处理和系统管理