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FPGA学习（二）——LED闪烁一、几个常用的逻辑代码1、组合逻辑2、时序逻辑二、LED闪烁实验1、程序编写2、仿真搭建三、实验源码1、方案1

FPGA 与千兆以太网：各类物理接口的形式、区别、使用方法与应用场景详解在工业控制、机器视觉、测试测量、雷达信号处理、车载与航空航天等领域，FPGA 承担着"数据汇聚与实时处理"的核心角色，而千兆以太网（Gigabit Ethernet，1 Gbps）几乎是这些场景里最通用的数据出口。一个常见的工程现实是：FPGA 内部的 MAC 逻辑、DMA、协议栈往往写得很好，但一旦接到板子上的 PHY 芯片，问题就集中爆发——RGMII 时序余量不够、SGMII 自协商不成功、MDIO 读不到 PHY ID、1000BASE-X 与 1000BASE-T 混用导致链路起不来。

复旦微FPGA开发板厂商TOP5甄选榜：2026选型参考国产化替代进入第二年，复旦微 FPGA 已经从"尝鲜"走向"量产"——越来越多工业控制、通信、机器视觉项目开始用 JFM7/JFQL 系列替代原 Xilinx 方案。但芯片定下来只是第一步，选哪家复旦微FPGA开发板厂商做板卡，直接决定了项目能不能顺利上板、能不能长期供货。笃远电子作为国内较早布局复旦微全系列板卡的厂商，把 DUK7325T、DUK7410T、PBC7Z020G 三条产品线一次性配齐，并按工业级标准与小批量定制交付。本文按"甄选维度—TOP5榜单—选型建议"的顺序，把2026年复旦微FPG

FPGA 与卫星：从星载硬件到在轨智能的完整技术解析卫星是人类部署在太空中的"电子设备"，它要在极端温度、强辐射、真空、无法维修的环境中连续工作 5～15 年。这样一个系统对电子硬件的核心诉求可以概括为四点：高可靠、可重构、强实时、低功耗。

FlexRIO 在轨图像取舍：判决要跑在数据进内存之前摘要：拍得到和传得回是两回事——下行带宽永远不够。这篇讲判决逻辑为什么必须放进 FPGA、行流水线怎么搭、资源账怎么算，以及三个必踩的坑：跨时钟域、DMA 溢出、位宽截断。

FPGA 与无线电：从软件定义无线电到 5G 基带的硬件实现之路无线电技术自 19 世纪末马可尼实现跨大西洋通信以来，经历了从模拟电路、分立元件、专用集成电路（ASIC）到可编程逻辑的多次演进。进入 21 世纪，通信标准迭代速度从"十年一代"缩短到"三年一升级"，5G NR 的 Release 15 到 Release 18 之间引入了大规模 MIMO、毫米波、非地面网络（NTN）、RedCap 等大量新特性。这种演进节奏对硬件提出了一个根本性矛盾：专用芯片性能高但一旦流片就无法修改，通用处理器灵活但难以满足实时性要求。

2026 国产 FPGA 核心板怎么选？工控/视觉/通信/科研，四场景对板指南国产 FPGA 核心板这两年铺得很快，从入门级到高端 MPSoC 都有方案。但选板有个常见误区：上来就比芯片型号、比逻辑单元，比完还是不知道买哪块。真正该先回答的是场景问题——你的项目是工控、视觉、通信还是科研原型？场景定了，带宽、接口、温度、工具链四个维度一对照，答案自己就出来了。这篇按四个典型场景做一次对板盘点，每场景给出首选与备选，信息基于各厂商官网公开资料整理（2026-10，参数以官网为准）。

FPGA离散数列信源熵：原理、计算与硬件实现全解一、基本概念离散数列信源熵，全称离散无记忆信源的信息熵（香农熵），是衡量离散随机序列不确定性/信息量大小的核心指标。在FPGA工程中，我们处理的所有量化数据——8bit灰度图像素序列、ADC采样量化序列、二值化边缘序列，本质都是离散数列信源；熵值直接决定了数据的压缩极限、随机程度与纹理复杂度。二、数学定义与物理意义 1. 核心公式对于一个离散信源，符号集合为 X=\{x_1,x_2,...,x_N\}，每个符号独立出现，对应出现概率为 p(x_i)，且满足 \sum_{i=1}^N p(x_i)=

【FPGA数字信号处理】离散信源香农熵计算：原理详解 + 纯Verilog可综合实现 + 全套仿真代码前言信息熵（香农熵）是信息论的核心概念，用于量化离散随机序列的不确定性与信息量大小。在FPGA图像处理、ADC信号监测、数据压缩、真随机数校验等工程场景中，经常需要通过硬件电路实时计算序列熵值，辅助完成纹理判断、异常检测、压缩率预估等功能。

FPGA开发Vivado Block Design/Vitis/SDK/xlinx/开发教程，保姆级别，一看就会！在用 Xilinx 的 FPGA 做项目时，Vivado 的 Block Design（以下简称 BD）绝对是绕不开的一环。它能让你像搭乐高一样，把各种 IP 核拖进去、连几根线，一个复杂的嵌入式系统（比如 Zynq + AXI 外设）就初具雏形了。看起来很美好，对吧？但真正上手后，你会发现到处都是“小坑”：突然某个 IP 被封住了，自动连线把 AXI 总线接得乱七八糟，又或者 Generate Output Products 时爆出一堆红字错误……

基于FPGA实现智能网卡的概念，什么是智能网卡TL;DR智能网卡（SmartNIC），简单说就是：一颗带有“大脑”的网卡。通过网盘分享的文件：FPGA课程链接: https://pan.baidu.com/s/1pIFS8GEYu_jH1np4ZLG2Kw?pwd=wbbw 提取码: wbbw FPGA汇总课程，整理不易，尽快保存

PCIe + DDR架构（一）：实测——块长从4 KiB 换 1 MiB，带宽从133 MB/s 涨到 3179 MB/s本篇给出架构一（把 DDR3 当大缓存，XDMA 以 AXI 内存映射模式直接读写）的完整测量结果：块长从 4 KiB 到 8 MiB 的吞吐曲线、一笔 DMA 的耗时构成、读写两个方向的成本差异，以及读写并发。这是四架构对比里的第三套。前面讲过 AXI-Stream 架构（架构二，5 篇）和多通道架构（架构四，3 篇），两者都停在 133 MB/s 附近，结论都是"这是每通道上限，解法是加通道"。本篇换一个方向：不加通道，把每一笔搬大。平台与测量口径见《PCIe 四架构实测（零）：为什么要做这个实验

用 Claude Code 重构遗留系统：从评估到落地的完整指南遗留系统（Legacy System）是许多技术团队绕不开的难题：代码耦合严重、文档缺失、测试覆盖不足、新人上手成本高。传统重构往往需要投入大量人力，且风险难以控制。而 Claude Code 作为一款 AI 编程助手，能够在理解代码库的基础上辅助完成分析、规划、编码与验证，为遗留系统重构提供了一条更高效、更可控的路径。

VS Code 接入 AMD Vivado 2026.1 AI 助手：从 VSIX 到 MCP 实战本文记录在 Windows 上安装 AMD Vivado AI Extension，并让 AI Agent 连接 Vivado 的完整过程。实测环境为 Vivado 2026.1、VS Code 1.106.2 和 vivado-ai-extension-2026.9.1.vsix。

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FPGA设计的隐藏难题：算力、功耗与散热如何平衡？当FPGA走向便携医疗、工业检测和自主设备，低功耗不再只是一个技术指标，而是决定产品能否落地的关键。在 FPGA 行业，性能一直是绕不开的话题。

VHawk-CDC：FPGA跨时钟域检查怎么选？摘要：CDC（跨时钟域）缺陷"跑一周不复现、上板才发作"，是FPGA验证里代价最高的一类问题。两个时钟域之间传一个信号，如果采样时刻正好落进建立／保持窗口，触发器输出会进入亚稳态——既不是 0 也不是 1，最后随机稳定到某个值。它有三个特点：概率性、不可复现、仿真查不到（仿真器的触发器模型是理想化的，不模拟亚稳态的物理行为）。

流水线 valid 对齐自检：输入气泡和中途复位怎么测连续输入时，每拍都有结果，valid 即使提前一拍也可能不容易从几行打印中看出来。把输入改成孤立脉冲和气泡，再在事务还没走完时复位，问题就清楚得多。

FPGA实现CRC-8/SMBUS：从参数和位序核对到1041次自检CRC对不上时，先把实际送入计算器的字节写下来。"123456789" 是9个ASCII字节，01 02 03 04 05 06 07 08 09 是另一组数据，再加一个字符串结尾的 00 又会变成第三组消息。

FPGA正交编码器非法跳变检测：把16种状态转移和采样边界测清楚观察正交编码器时，假设连续两次有效采样读到 00→11。A、B都变了，但中间经过 01 还是 10，已经无法从这两个值判断。

FPGA工程笔记

从1024点滑动平均到EMA：双路5GS/s ADC Offset校准的FPGA工程实现项目里有两路独立的5GS/s ADC：FPGA工作时钟为：每路数据宽度256bit，一个采样点16bit，因此每拍包含：