1 概述
SFP与SFP+同属SFP MSA（多源协议）体系，机械与电气基础高度兼容，这也是万兆端口可以向下插千兆SFP模块的核心原因：
①封装引脚完全兼容：均为20 Pin封装，引脚排列、热插拔接触顺序完全一致。
- 供电同一为3.3V±5%，VCCR（接收电源）、VCCT（发射电源）、VeeR/VeeT(地）引脚定义完全相同；
- MOD-DEF0/1/2引脚功能兼容，均支持I²C数字诊断（DDM）与模块在位检测；
- TX Disable、TX Fault、LOS三大核心控制/状态引脚的逻辑定义基本一致，硬件电路可通用。
②热插拔与协议基础
均支持热插拔，I²C寄存器地址空间（0XA0存基础信息、0xA2存诊断数据）兼容，主机侧软件驱动可无缝适配两类模块。
2 核心参数与引脚定义差异
两者最本质的区别是速率等级，进而带来部分引脚功能、内部架构的差异，对比如下：
| 对比维度 | SFP（标准型） | SFP+（增强型） |
|---|---|---|
| 标称速率 | 最高 1.25Gbps（对应千兆以太网、1G/2G 光纤通道），向下兼容百兆 | 最高 10.3125Gbps（对应万兆以太网、8G/16G 光纤通道），向下兼容 SFP 全速率 |
| 信号带宽 | 工作基频约 625MHz，高频要求低 | 工作基频约 5GHz，是 SFP 的 8 倍，对信号完整性要求呈指数级提升 |
| Pin7 Rate Select | 功能明确：低 / 悬空 = 降带宽，高 = 全带宽；千兆应用通常固定接高电平 | 功能弱化：多数 10G 固定速率模块为预留引脚，仅多速率模块保留速率选择；硬件设计需预留上下拉做兼容 |
| 模块内部架构 | 绝大多数集成 CDR（时钟数据恢复）、限幅放大器，输出信号质量高 | 主流低成本模块取消 CDR，仅保留光电转换与驱动，时钟恢复由主机 PHY 完成；高端长距模块仍集成 CDR |
| 典型功耗 | 普遍＜1W，散热压力小 | 普遍＜1.5W，长距高速模块功耗更高，散热压力显著增大 |
| 光器件精度 | 成熟通用，成本低 | 耦合精度、带宽要求高，同距离规格下成本远高于 SFP |
3 硬件电路设计的核心区别
基于前序SFP电路设计方案，SFP+需要再以下维度做升级强化；若设计同时兼容SFP/SFP+的通用端口，按SFP+的高标准设计即可向下兼容。
3.1 引脚
| 类别 | 引脚号 | 信号名称 | 核心功能与特性 |
|---|---|---|---|
| 电源引脚 | 15、16 | VccR、VccT | 接收侧、发射侧独立供电，额定 3.3V ±5% |
| 地引脚 | 1、9、10、11、14、17、20 | VeeT、VeeR | 发射、接收侧地，多引脚并联，保证低阻抗与热插拔接地优先 |
| 高速差分数据 | 18/19、12/13 | TD+/TD-、RD+/RD- | TD 为发射差分输入（主机→光模块），RD 为接收差分输出（光模块→主机），差分串行信号 |
| 控制 / 状态信号 | 2、3、7、8 | TX Fault、TX Disable、Rate Select、LOS | 低速单端信号，实现发射控制、故障上报、速率切换、信号丢失检测 |
| 模块定义 / I2C 接口 | 4、5、6 | MOD-DEF2/1/0 | DEF2=SCL、DEF1=SDA（I2C 数字诊断接口）；DEF0 模块内部接地，用于在位检测 |
3.2 电源与地电路设计
- 供电架构：VccR 和 VccT 可共用系统 3.3V 电源，但需分别做滤波隔离，避免发射端大电流波动干扰接收端灵敏度。
- 去耦设计 ：
- 每个电源引脚就近放置 1 颗 0.1μF 0402 封装 X7R/NP0 陶瓷电容，做高频去耦，引脚与电容的走线、过孔尽量短，减小回路面积。
- 插座整体电源入口处并联 1 颗 1~10μF 的大容量 MLCC / 钽电容，做储能和低频滤波，应对发射瞬间的冲击电流。
- 噪声隔离：可在电源链路串联小磁珠（如 600Ω@100MHz），隔离模块与系统电源的噪声传导；若成本敏感，也可用 0Ω 电阻兼容。
- 地设计：所有 VeeT/VeeR 引脚直接接系统主地平面，不做数字地 / 模拟地分割；插座下方保持完整地平面，提供高速信号回流路径。
3.3高速差分链路（最核心差异）
这是两者设计难度的分水岭，直接决定10G链路能否正常工作。
- 阻抗与板材
SFP：普通FR-4板材即可，差分阻抗控制在100Ω±10%，常规制板工艺可满足；
SFP+：优先选用中高Tg FR-4或高频板材，差分阻抗精度收紧至100Ω±5%，需严格控制走线粗糙度，降低高频导体损耗。
- 布线与等长约束
SFP：差分对内等长误差≤5mil，总走线长度限制宽松；
SFP+：差分对内等长误差≤2mil，收发差分时间长度差也需管控；走线尽量短直，长距离走线必须做插入损耗仿真，避免高频衰减过大导致眼图闭合。
- 参考平面与串扰
SFP：与其它信号间距≥3倍线宽；参考平面尽量不分割；
SFP+：与向其它信号间距≥5倍线宽，严禁跨电源分割、跨参考平面走线；差分对下方必须是完整地平面，保证回流路径连续，降低串扰与辐射。
- 交流耦合电容
SFP：常规0.1uF 0402封装NPO陶瓷电容即可满足；
SFP+：必须选用高频低ESL/ESR的NPO陶瓷电容，优先0402/0201小封装，避免高频下容值跌落，插入损耗升高；容值仍然推荐0.1uF,需要确认电容在10GHz频点的阻抗特性。
- 端接匹配
多数 PHY 芯片内部已集成 50Ω 端接，外部无需额外添加；若 PHY 无端接，需在接收端并联 50Ω 上拉电阻至对应电源轨，具体参考 PHY 芯片手册。
3.4 控制与状态信号设计
| 信号 | 设计要点 |
|---|---|
| TX Disable | 高电平 / 悬空时关闭发射，默认使能发射必须下拉到地，禁止悬空。需 MCU 控制则接 GPIO，输出低 = 开启、高 = 关断；无需控制则直接接地。 |
| TX Fault | 模块故障时输出高，一般为开漏输出，主机侧需加 10kΩ 上拉电阻至 3.3V，接入 MCU GPIO 做故障检测；不用可悬空。 |
| LOS | 无输入光信号时输出高，同 TX Fault 设计，加 10kΩ 上拉电阻，可接 MCU 或 PHY 的 LOS 引脚，用于链路状态检测。 |
| Rate Select | 低 / 悬空 = 降带宽，高 = 全带宽。若固定工作在全速率（如千兆），必须接 3.3V 高电平，禁止悬空；需动态切换则接 MCU GPIO。 |