系列文章 · 第12篇
第11篇的结尾留下了一个判断：2.5D 的共同设计处理的是横向的约束耦合，芯片并排在中介层上，热和应力在平面内传递。但当互连密度需要进一步压缩、带宽需求越过凸点间距的物理极限时，封装必须从"横向铺开"转向"纵向叠起来"。
TSV 是这个转向的物理基础。它把互连从"沿芯片边缘绕行"变成"直接穿过硅片"，把 die 之间的信号路径从毫米级的横向走线压缩到几十微米的垂直通孔。HBM 是 TSV 3D 堆叠最成功的量产范例，但也是 3D 核心矛盾最清晰的展示窗口：垂直方向的密度跃迁不是免费的，它的代价分布在热、测试和良率三条相互放大的路径上。这一篇沿着这三条路径展开，并为下一篇混合键合的出现建立动机。
TSV 改变了什么：互连从"横向"变成"纵向"
传统封装中，两颗 die 之间的信号必须走一条"横向"路径：从 die 表面引出，经过凸点或键合线，穿过基板或中介层的布线，再到达另一颗 die。这条路径的长度通常在毫米到厘米量级，寄生电感和电容随长度线性增长。
TSV 的做法是在硅片上直接刻出垂直通孔，用铜填充，穿透整个硅片厚度，将 die 的正面和背面电气连通。一颗 die 的信号可以从正面进入 TSV，从背面出来，直接与下方 die 的正面焊盘对接。互连长度从"横向毫米"变成"垂直几十微米"，寄生参数随之下降一个数量级以上。IEEE 的技术综述给出了一个直观的量级：一个短垂直铜柱的寄生电感和电容远低于跨越毫米级的键合线，使堆叠 die 之间的数据传输速率可以达到每毫米 die 边缘数百 Gb/s。
但 TSV 的引入同时改变了封装的热和力学图景。铜的 CTE 约为 17 ppm/°C，硅约为 2.6 ppm/°C，两者之间的巨大落差在每根 TSV 周围的硅中产生热机械应力，通过压阻效应改变附近晶体管的阈值电压。设计者必须在每根 TSV 周围留出数微米宽的 keep-out zone，有源电路不能布置在这个区域内，否则性能变异性不可接受。换句话说，TSV 在赢得垂直互连密度的同时，在硅片平面内征收了一笔面积税。
三种制造顺序：Via-first、Via-middle、Via-last 的取舍
TSV 在工艺流程中的位置，决定了它的材料选择、尺寸能力和对既有工艺的扰动程度。三种制造顺序------Via-first、Via-middle、Via-last------不是三个可以随意互换的选项，它们各自绑定了一组物理约束。
Via-first 在晶体管制造之前完成 TSV 的刻蚀和填充。这意味着填充材料必须耐受后续 CMOS 工艺的 1000°C 以上高温，因此多晶硅或钨是主要选择。多晶硅的 CTE 与硅接近，热匹配性好，且支持 20:1 以上的高深宽比。代价是电阻率高：多晶硅或钨的电阻远高于铜，TSV 的直径也较大（约 1--5 μm），电学性能的劣势限制了它在高速逻辑中的应用。Via-first 的典型位置是 CMOS 图像传感器的背面通孔，它不需要极低的电阻，但需要可靠的垂直连接和与硅接近的热膨胀行为。
Via-middle 在晶体管制造完成之后、后道金属化之前插入 TSV 流程。这个时间窗口允许使用铜作为填充材料，因为后续不再经历晶体管制造的高温阶段。铜的电学性能远优于多晶硅，TSV 可以与第一层金属直接互连，设计灵活性更高。Via-middle 是目前逻辑 die 最常见的选择，因为它在热预算和集成密度之间取得了最好的平衡。但铜填充需要完整的扩散阻挡层和种子层，高深宽比下的保形覆盖是工艺难点：在 10:1 的深宽比下，溅射原子难以到达孔底，孔底与侧壁下部的台阶覆盖率是核心瓶颈。电镀填充本身也面临空洞（void）的风险，填充质量需要严格的检测手段来验证。
Via-last 在后道工艺全部完成之后制造 TSV，甚至可以在已经封装的 die 上操作。它的灵活性最高，但代价也最直接：TSV 的直径和深宽比受到严格限制，因为此时不能对已完成金属化的晶圆施加过于苛刻的刻蚀和高温条件。Via-last 通常用于对集成密度要求不高、但需要在封装阶段补充垂直连接的场景。
三种路线共享一个不可回避的后道步骤：TSV 露头。无论 TSV 在哪个阶段形成，它最初都被埋在硅片内部，必须通过背面减薄使铜柱的端面暴露出来，才能与另一颗 die 或基板连接。减薄通常从原始厚度磨到数十微米，然后通过研磨、抛光、硅选择性刻蚀或 CMP 完成露头。CMP 阶段的铜凹陷（dishing）控制和 TSV 结构的机械保护是关键工艺窗口：露头不足会导致接触失效，过度研磨则可能损伤 TSV 或引入新的应力集中。露头工艺的质量直接决定了 TSV 的接触可靠性和堆叠良率，它是 3D 堆叠中"看不见但绕不开"的一道门槛。
HBM：TSV 3D 堆叠的量产范本，也是矛盾的放大器
HBM 是 TSV 3D 堆叠最成功的商业化证明。它把多层 DRAM die 通过 TSV 垂直串起来，底部的基础 die 再通过微凸点与 GPU 或中介层连接。SK 海力士在 Hot Chips 2026 上披露的数据提供了一个可量化的参照：HBM4 封装内部集成了超过 2 万个 TSV 和 1.6 万余个底部微凸点，封装高度约 775 μm，尺寸 12.8×11 mm，12 层产品已进入量产，16 层仍在认证阶段，单堆叠带宽超过 2 TB/s。与 GDDR6 相比，四组 HBM3E 堆叠在占用空间减少约一半的同时，提供 144 GB 容量和 4 TB/s 带宽。
这些数字说明 TSV 3D 堆叠在密度和带宽上已经兑现了它的承诺。但 HBM 同时也把 3D 堆叠的三条代价路径暴露得格外清晰。
第一条代价是热 。3D 堆叠把散热路径从"每颗 die 都可以向外部散热器传热"变成了"中间层和底层 die 的热量必须穿过上方的 die 才能到达散热面"。热行为在 3D IC 中已经上升为一阶约束：随着功率密度上升和多颗有源 die 垂直集成，散热路径被压缩，结温升高、温度梯度放大、可靠性风险加剧。imec 在 IEDM 2025 上展示的 3D HBM-on-GPU 集成仿真给出了一个刺眼的对比：在相同的冷却条件下，3D 堆叠的峰值 GPU 温度达到 141.7°C ，而 2.5D 基准方案的峰值温度为 69.1°C 。这个差距不是"加一个大散热器"能弥合的，它说明 3D 堆叠的热问题在本质上是散热路径的拓扑变化：热量不再有独立的出口，每一层 die 都在为上方 die 的热量"让路"。
SK 海力士的数据进一步量化了层数增加带来的热负担：随着带宽需求每两代近乎翻番，现有封装技术面临 2.2 倍的热负担 以及 TSV 面积持续增加的挑战。为了应对，混合键合被引入------相比 MR-MUF 工艺，混合键合在增加堆叠层数的情况下仍可将热阻降低约 35% ，同时将核心 die 厚度增加 24%、TSV 间距缩小到 18 μm 以下。此外，SK 海力士的 I-HBM 技术通过在 D2D PHY 区域嵌入高导热冷却组件构建专用散热路径，可额外降低 30% 以上的热阻。这些数据指向同一个事实：3D 堆叠的热管理已经从"封装完成后的散热设计"变成了"决定堆叠层数和键合间距的前置约束"。
测试与良率：层数增加时，成本不是线性增长，而是乘法增长
第二条代价路径比热更隐蔽，因为它不体现在芯片工作时的温度上，而是体现在制造经济学中。
3D 堆叠的良率不是各层良率的平均值，而是一串乘法。如果一套堆叠由多颗 die 和多个键合界面组成，最终可交付概率近似等于各颗 die 逃逸后合格率的乘积、各层互连良率的乘积、后续封装良率的乘积。一个八层堆叠，即使每颗 die 测试后仍有 99% 的合格概率，仅 die 这一项的乘积就降到约 92.3%；再计入七个层间界面各自 99.5% 的良率，两项合起来约为 89.2%，尚未计入减薄、TSV、基板连接和最终封装。"每一层良率都很高"与"整套堆叠良率高"是两回事。
更关键的是，缺陷发现得越晚，损失越大。键合后发现缺陷通常无法把 die 无损拆开，一颗漏检的坏 die 进入高价值堆叠后，损失的不仅是它自己，还包括已经叠上的合格 die、键合工序和封装成本。层数越多、die 价值越高，测试就越不能被放在制造流程的末端。
这直接反映在测试道次上。据 Semiconductor Engineering 数据，12 层堆叠的 HBM 单颗芯片需经历 3 至 12 次测试插入 ，而传统 2D 芯片仅约 2 次。测试覆盖的要求也随之升级：CP（晶圆针测）从平面时代的出厂筛选升级为入栈前的 KGD 强制筛选，FT/SLT 则因多 die 合封和高速接口面临测试通道数、温度和功耗条件的全面提升。已知合格 die（KGD）的含义也发生了变化：它不再是一个"合格/不合格"的标签，而是一套动态置信度------键合前尽量筛掉 die 内部缺陷，逐层键合后尽早发现新产生的界面与互连故障，整栈后验证跨 die 功能和长期可靠性。
这里存在一个与第11篇直接呼应的结构性困难：非底层 die 往往缺少传统探针焊盘，细间距的垂直 I/O 又提高了晶圆级测试的难度。KGD 测试可能比只依赖整栈测试更经济，但它的可操作性受限于探针接触的物理边界。混合键合进一步放大了这个矛盾：当互连间距压缩到 1 μm 量级时，单个封装内的连接数可以轻松突破数百亿，逐一检测每条连接在时间上和物理接入上都不可行。测试策略必须从"管控每一条互连"转向"架构层面的容错设计和工艺均一性保证"。
为什么必须继续压缩间距：混合键合作为下一级密度跃迁的必然
把热和测试的代价放在一起，一个自然的疑问是：既然 3D 堆叠已经这么贵，为什么还要继续缩小凸点间距、增加堆叠层数？
答案在于带宽需求的推进速度。HBM 的带宽每两代近乎翻番，而带宽密度的提升依赖于在相同的 die 边缘长度内布置更多的垂直互连。传统微凸点的间距通常在 30--55 μm 量级，继续缩小会遇到物理极限：焊料在回流中的桥连风险、底部填充在窄间隙中的填充能力、以及微凸点本身在细间距下的电迁移可靠性。当间距推进到 10 μm 以下时，传统焊料凸点在物理、电学和热学三个维度上同时逼近边界。
混合键合取消凸点，用铜---铜直接键合取代焊料连接。铜焊盘嵌入在抛光的介电层表面中，两颗 die 在室温下贴合后，铜---铜界面形成原子级接触。商用生产的互连间距已经进入 0.8--9 μm 区间，研究路线图指向亚 0.5 μm，垂直互连密度可以达到每平方毫米 25 万到 100 万个焊盘。这个密度是微凸点无法企及的，而它对 3D 堆叠的直接后果不仅是"更密"，更是热和电学性能的同步改善：无凸点结构消除了焊料和底部填充带来的界面热阻，SK 海力士的数据显示混合键合在增加堆叠层数的同时将热阻降低了 35%。
换句话说，混合键合不是对微凸点的"锦上添花"，它是 3D 堆叠在热和带宽两条约束同时收紧时唯一能够继续推进间距压缩的技术路径。传统微凸点在 10 μm 以下失去物理可行性，而 HBM 的带宽路线图不允许停留在 30 μm。这个交叉点定义了第13篇的主题：混合键合如何取消凸点、它把封装与前道晶圆制造的边界推到了什么位置，以及当互连间距进入亚微米区间后，测试和良率的逻辑为什么必须从"逐点管控"转向"工艺均一性 + 架构容错"。
通向第13篇
TSV 3D 堆叠完成了一次垂直方向的密度跃迁，但它把三条代价线同时拉紧了：散热路径被堆叠层拉长，热密度在有限体积内累积；测试道次随层数乘法增长，缺陷晚发现的连带损失放大；微凸点的间距在带宽需求面前逼近物理极限。混合键合的出现不是为了"更先进"，而是因为这三条线在微凸点体系下已经无法同时被管理。下一篇将深入混合键合的工艺物理------表面平整度、洁净度、对准精度、键合后退火------以及 W2W 与 D2W 在量产成熟度上的真实差距。本篇建立的"垂直方向的每一个结构选择都在同时改变电、热、力和测试可观测性"这一分析习惯，在那里会变得更为关键，因为混合键合把互连尺度推到了封装工艺与晶圆制造质量体系的交界线上。