SoC的三次拐点
***命名拐点：1974-***1994
1974年，Peter Stoll在一块液晶手表中把LCD驱动晶体管和计时功能集成到一颗Intel 5810 CMOS（图像传感器）芯片上，那时它还不叫SoC。1987年，学界才提出系统芯片构想，目标是把系统设计和测试从板级转移到芯片级。到了1994年，业界觉得ASIC（专用芯片）、MCU（微控制器）这些称呼太老套，想取个听起来高大上又含金量满满的新名字，于是有了系统级芯片System-on-a-Chip（SoC）。
商用拐点***：1997-***2000
1997年，美国Cyrix宣布150MHz MediaGX进入批量生产出货，千颗单价99美元。这是第一款以SoC设计成型的x86处理器，整合程度以今天标准看并不高，Super I/O等功能仍需要外挂，但它第一次证明把板级功能收进一颗芯片，也能在主流消费市场抢占一席之地，而且能卖个好价钱。1999年，SoC规模化加速，增长率达到63%，2000年依然维持在60%以上。从1997年的产品拐点到1999年的增速拐点，SoC只用了两年时间就从概念验证变成了半导体市场增长最快的品类之一。
***架构拐点：2008-***2011
这个拐点发生在SoC FPGA身上。
起初是1990年后期，Xilinx（赛林思）等厂商开始在FPGA逻辑架构里提供软核处理器。2000年代中期硬核处理器出现，赛林思Virtex-II Pro嵌入IBM PowerPC 405，对手Altera公司则把Excalibur嵌入ARM922T。然而这些产品的技术成立，市场却没有起来。原因不是集成方向错了，而是集成姿势错了。CPU是FPGA的附属品，芯片本质仍是FPGA。一边是软件工程师要先把FPGA逻辑配好，搭出存储子系统和外设后才能碰处理器，另一边是FPGA工程师又嫌它不够硬核，可谓两头都不讨好。
转折发生在2008年前后。赛林思把28nm定为战略翻盘机会，判断客户最在意的是功耗而非逻辑密度，于是联合台积电开发HPL工艺，把全部28nm产品线押在上面。2011年3月，赛林思在流片后不到90天内交付Kintex-7 K325T，成为业界率先出货28nm FPGA的厂商。
真正改变游戏规则的是架构翻转。赛林思在3月发布的Zynq-7000，把SoC FPGA当作独立产品品类来推，核心决策是让ARM Cortex-A9处理器子系统先启动，操作系统正常运行，FPGA逻辑作为处理器的外设和加速器存在。处理器不再等FPGA配好才能干活，ARM生态的软件、驱动、工具链可以直接复用。赛林思还与ARM合作开发AXI4接口标准，让第三方IP、自研IP和逻辑部分即插即用地挂到处理器上。
第二年底，对手Altera的Cyclone V SoC样片发售，嵌入已有FPGA产品线，同时保留Nios II软核作为互补。这个时间与对头赛林思相差约21个月，这不是半年后的跟进，而是一次明显的抢跑与追赶，此时两家路线也已分化。
现在回看，这个决策还有一个当时未被充分预见的红利：当推理模型要求在系统内做硬件级定制时，处理器跑调度、FPGA做确定性流水线的分工，恰好适合机器人闭环控制和多传感器融合。
从"FPGA旁边放一颗ARM"到异构计算平台
SoC FPGA过去十几年的演进方向，是从"FPGA旁边放了一颗ARM"，变成"一颗以处理器和加速器为核心的异构计算平台"。
赛林思（后来被AMD收购）的产品线把这个脉络画得很清楚：2011年Zynq-7000：28nm，双核A9，是起点。2015年Zynq UltraScale+MPSoC换成四核A53加双核R5F，处理子系统本身变成异构多核。2017年RFSoC（射频SoC)把ADC/DAC硬核直接集成进来，开始吞掉射频前端的板级器件。2018年Versal ACAP跳出"FPGA加处理器"框架，引入AI Engine阵列------一种与FPGA逻辑、处理器核心并列的粗粒度可编程计算阵列，面向AI推理和信号处理。（Zynq系列在赛林思收入中的占比从2019年17%上升2022年Zynq+Versal合计贡献约28%，SoC FPGA已经从一条产品线变成公司收入的近三成。）
Altera转向物理AI***：***2026年的Agilex 3和Agilex 5被用来做机器人"感知---处理---执行"闭环中的确定性低时延控制，支持AI的高清摄像头与多路传感器融合流水线，以及高分辨率影像预处理。这个场景踩在SoC FPGA的甜点区：处理器跑操作系统和调度，FPGA做确定性并行处理，两者在同一颗芯片上低延迟协同。边缘AI在这里要求的不是峰值算力，而是在"操作系统+多路并发+大带宽"条件下的延迟可预测性。
国产厂商向边缘AI倾斜，RISC-V成为明确分支***：***紫光同创Kosmo-2集成双核Cortex-A53，逻辑单元覆盖约85K到350K。安路科技DR1系列FPSoC(现场可编程SoC)集成单核64位RISC-V或双核ARM Cortex-A35，并配备NPU。高云半导体Arora V GW5AST-138走RISC-V路线，集成晶心科技A25 RISC-V硬核及AE350外设子系统。复旦微电FPAI产品线打出"FPGA+SoC+NPU"架构，面向边缘人工智能应用。2026年的产品格局里，处理器硬核的选择正在从"ARM默认"变成"ARM或RISC-V 按场景选"，AI加速模块的集成正在成为新标配。
总之，SoC FPGA的野心，不是取代ASIC或MCU，而是在灵活性和集成度之间占住一个区间，而这个区间在边缘AI 时代恰好变宽了。
说明：1.文章参考公开报道并借助AI工具进行整理和分析，如有不妥之处欢迎指正。2.部分市场数据基于行业估算、发布以及官方报道，具体精确数据请以权威机构为准。3.欢迎长期追踪边缘AI的朋友一起探讨。