硬件开发

如何为每个参数案例自动执行当前数据集在这篇博文中，我们将探讨如何使用 Ansys Maxwell 中的自定义函数自动为电机仿真提供不同的电流激励数据集。

使用来自概率优化的数据进行 3D 几何预测：Stochos 应用程序利用尖端的 PI-BO 优化技术解锁 3D 几何预测的未来，该技术现在可通过创新的 Stochos 应用程序获得。

通过 Ansys Discovery CFD 仿真探索电池冷板概念设计电池冷板面临一些挑战，主要是由于需要保持最佳电池温度以实现性能、安全性和使用寿命。一个关键挑战是在所有电池单元中实现均匀冷却，以防止热不平衡，这可能导致性能下降或失效。电池组内的空间限制通常会限制冷板的尺寸和形状，因此需要高效、紧凑的设计。材料选择也很重要 — 设计人员必须平衡导热性、重量、耐腐蚀性和成本。此外，冷板必须能够承受汽车或航空航天应用中的振动和压力变化，这需要强大的机械完整性。制造复杂性（例如集成微通道以实现更好的传热）增加了成本和设计限制。最后，冷板必须与更广泛的热管理系统（包括泵和热交

HFSS 中的同轴谐振器特征模态分析同轴谐振器是射频和微波系统的基本元件，由于其高 Q 因数和出色的屏蔽性能，广泛用于滤波器、振荡器和精密测量设备。在这篇博客中，我们通过分析镀银同轴谐振器来演示如何在 Ansys HFSS 中使用本征模求解器。该示例重点介绍了求解器如何计算谐振频率和 Q 因子。

走线宽度对高频插入损耗的影响你应该使用更宽的走线宽度吗？你怎么知道呢？最近，一位工程师问我关于走线宽度和插入损耗之间的关系，同时调整介电高度以保持 50Ω 的单端阻抗。在高层次上，这里有五个变量在起作用，包括走线宽度、铜重量、介电高度、Dk 和 Df。包括频率和树脂含量，我们实际上是在谈论七个变量。（然后是带状线与微带线配置，它们稍微改变了情况，以及影响预浸料厚度和铜粗糙度的铜百分比。为了讨论，我们将保持简单，并在以后的专栏中讨论其中的一些因素。当时钟频率高于大约 1GHz 且互连长度超过 12 英寸时，有损传输线效应会成为重

串扰的烦恼(Xtalk)少年有维特的烦恼，而SI/PI工程师有串扰的烦恼。串扰是在做SI相关的工程师经常听到或遇到的问题，但实质上能理解串扰的工程师还是少数。不管是在低速或是高速电路的设计甚至射频电路、天线都会有串扰的问题存在。有人可能会想说天线?! 是的，像阵列天线会特别强调Iolation。简单来说，两条传输线或导体，相邻布线就会有串扰的风险。

实验设计如何拯救我的 CEI VSR 28G 设计为了确定总体设计裕量，CEI 28G VSR/100 Gb 以太网设计需要分析 500 万种通道变化、收发器工艺和均衡设置的组合。蛮力模拟需要 278 天，这显然超出了可用的时间表。

IEEE P370：用于高达 50 GHz 互连的夹具设计和数据质量公制标准大多数高频仪器，如矢量网络分析仪（VNA）和时域反射仪（TDR），都可以在同轴接口的末端进行非常好的测量。然而，复杂系统中使用的互连很少具有同轴接口。用于表征这些设备的夹具的设计和实施会对测量数据产生重大影响，因此也会对被测设备（DUT）的观察特性产生重大影响。这些影响的程度可能会以用户不一定明显的方式破坏测量数据。因此，需要一些方法来确定测量数据的质量和可用性。P370 标准委员会的任务是解决这些问题，以测量高达 50 GHz 的互连。

112 Gbps 及以上串行链路的有效链路均衡通道均衡已成为当今高速串行链路的关键机制。目前有许多均衡方案，例如发射机加重均衡、接收机CTLE（连续时间线性均衡器）、FFE（前馈均衡器）、DFE（判决反馈均衡器）和FEC（前向纠错），这些方案可以在链路的不同位置设计和使用。虽然这些均衡方案有一些通用的理论，但其实际用途、实现方式、约束条件，以及最重要的，这些均衡组件对各种通道干扰的有效性，却鲜为人知或有文献记载。此外，随着数据速率达到112Gbps及以上，以及收发器电路设计和半导体工艺节点的进步，这些均衡方案在实施过程中，其复杂性和成本方面将会发生或

非接触式互连：当串扰是您的朋友时在正常的 PCB 设计中，由于电磁耦合，串扰通常是两条或多条彼此靠近的走线的不良影响。在任何高速设计中，我们通常将其视为我们的敌人，并竭尽全力避免它。那么，你可能会问，相声怎么能成为你的朋友呢？

使用光标测量，使用 TDR 测量 pH 和 fF时域反射计（TDR）是一种通常用于测量印刷电路板（PCB）测试试样和电缆阻抗的仪器。TDR 对于测量过孔和元件焊盘的电感和电容、探针尖端电容和电感，甚至寄生电感收发器耦合电容器也非常有用。这也是验证仿真或提取您自己的模型的一种简单方法。高端专用 TDR 通常包含此功能，但即使使用简单的基于实时示波器的 TDR 也可以通过简单的光标测量来产生这些结果。

差动讯号（3）弱耦合与强耦合各位在设计高速差动对时，除了阻抗之外，可能还会被问到一个问题，P与N之间的间距要多少？在差动讯号（2）：奇模与偶模一文中，我们已经知道差动对两线间距会影响其特性阻抗，且在影响传输线阻抗的几个要素一文中，我们知道传输线阻抗是可以被介质厚度、介质介电常数DK以及线宽所控制。因此如在线宽及介质材料、厚度不变的情况下：

使用 ANSYS AEDT（单向耦合）进行高功率同轴射频滤波器的热分析当今无线射频设备日益复杂，对大型复杂射频设计的精确高效仿真需求也随之增加。在设计早期识别和预测潜在问题可以节省资源、时间和成本。热量会降低电子设备的性能和可靠性，因此热分析对于确定设备在实际工作条件下是否能达到预期性能至关重要。电磁损耗（包括介电损耗和导体损耗）是主要热源之一，因此准确计算这些损耗对于预测实际性能至关重要。使用 ANSYS HFSS，可以准确计算电磁损耗，然后将其导入 ANSYS 热分析，并使用 ANSYS Icepak CFD 求解器进行仿真，从而帮助工程师解决最复杂的热问题，并预测其设

如何设计抗Crosstalk能力强的PCB镀穿孔一个高速PCB通道通常包含芯片SerDes IP、走线、穿层Via、连接器和Cable。其中内层走线对于Crosstalk影响甚微（请参考什么？ Stripline的FEXT为0！ Why？），而Via与连接器由于其参考路径较差的关系，所以耦合干扰比较严重。（Cable也不是没有Crosstalk，只是种类繁杂，这边先不提）

AI Rack架构高速互连的挑战：损耗设计与信号完整性的设计框架在AI驱动的时代，系统设计已经从单一PCB的视角，逐步转向以整个rack为单位来考量。对于信号完整性而言，焦点以不再局限于单一PCB上的损耗，而是扩展到芯片与芯片之间的端到端互连损耗（end-to-end interconnect loss）。这种转变反映了现代高性能系统设计的新需求与挑战，也让互连损耗成为设计者无法忽视的核心课题。

从 Crosstalk 到信号质量：Stripline 在 DDR 设计中的关键角色DDR内存总线的信号完整度SI一直是PCB设计的重要课题。影响DDR DQ SI的因素相当多，包括反射、损耗、以及串音（Crosstalk，或称Xtalk）等等。 Xtalk即在相邻走线之间，由于电磁耦合而产生的干扰，尤其当其因为整体走线空间不够造成两两走线间间距不足时，Xtalk就会更加明显。

如何将 sNp 文件导入并绘制到 AEDT （HFSS）打开您的项目，右键单击 “Result”导入后，用户可以选择它进行打印。请参阅下面的示例。要点：确保从 Solution 中选择它。

为什么信号完整性对于高速连接器设计至关重要？外部连接器通过在各种电子元件和系统之间可靠地传输数据而不损失保真度来保持信号完整性。在本文中，我们将讨论信号完整性的重要性，回顾高速部署挑战，并重点介绍各种连接器设计策略，以防止失真和降级。

了解高速设计的信号完整性仿真高速设计需要精确的信号传输，以确保最佳性能。信号完整性差会导致关键应用中的误码、数据损坏甚至系统故障等问题。介电常数、损耗角正切和插入损耗等因素会显著影响信号质量。通过使用信号完整性仿真，您可以及早发现并解决这些挑战。这种主动方法有助于保持干净的信号边缘，最大限度地减少反射，并优化传输线，确保可靠和高效的设计。

使用 2 端口探头测量 40 uOhm（2000 安培）PDN 的挑战 – 需要多少 CMRR？部分 1 / 3本文是 3 部分系列的第一部分：第 2 部分 - 测量结果！第 3 部分 - 使用另一台 VNA 的测量结果