管脚

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。ISE使用UCF文件格式，Vivado使用XDC文件，Vivado中的MIG_DDR管脚也是使用的UCF文件。

Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击Generate Programming File，选择Process Properties，在弹出的窗口选择Configuration Options->Unused Pin，选择Pull Down、Pull Up或者Float。可以看到，除了未使用管脚，一些系统管脚，比如JTAG，Program、Done管脚等等都可以配置上下拉模式。