Xilinx FPGA管脚约束语法规则(UCF和XDC文件)

文章目录

      • [1. ISE环境(UCF文件)](#1. ISE环境(UCF文件))
      • [2. Vivado环境(XDC文件)](#2. Vivado环境(XDC文件))

本文介绍ISE和Vivado管脚约束的语句使用,仅仅是管脚和电平状态指定,不包括时钟约束等其他语法。

ISE使用UCF文件格式,Vivado使用XDC文件,Vivado中的MIG_DDR管脚也是使用的UCF文件。

1. ISE环境(UCF文件)

ISE开发环境可以使用图形化分配界面PlanAhead工具,本文介绍手动编写约束语句的方式。

信号的管脚和电平使用两条语句分别进行约束:

c 复制代码
NET "clk" LOC = T8;
NET "led<0>" LOC = D22;
NET "led<1>" LOC = D20;

NET "clk" IOSTANDARD = LVCMOS33;
NET "led<0>" IOSTANDARD = LVCMOS33;
NET "led<1>" IOSTANDARD = LVCMOS33;

信号的管脚和电平合并成一条语句同时约束:

c 复制代码
NET clk LOC = T8| IOSTANDARD = "LVCMOS33"; 

NET led<0> LOC = D22 | IOSTANDARD = "LVCMOS33"; 
NET led<1> LOC = D20 | IOSTANDARD = "LVCMOS33"; 

2. Vivado环境(XDC文件)

使用两条语句分别约束管脚和电平标准:

c 复制代码
set_property IOSTANDARD LVCMOS33 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports key[0]]
set_property IOSTANDARD LVCMOS33 [get_ports key[1]]

set_property PACKAGE_PIN U7 [get_ports clk]
set_property PACKAGE_PIN V9 [get_ports key[0]]
set_property PACKAGE_PIN Y8 [get_ports key[1]]

使用一条语句同时约束管脚和电平标准:

c 复制代码
set_property -dict {PACKAGE_PIN U7 IOSTANDARD LVCMOS33} [get_ports clk]
set_property -dict {PACKAGE_PIN V9 IOSTANDARD LVCMOS33} [get_ports key[0]]
set_property -dict {PACKAGE_PIN Y8 IOSTANDARD LVCMOS33} [get_ports key[0]]
相关推荐
北城笑笑1 小时前
FPGA 14 ,硬件开发板分类详解,FPGA开发板与普通开发板烧录的区别
fpga开发·fpga
晓晓暮雨潇潇1 天前
Xilinx IP核(3)XADC IP核
fpga开发·vivado·xadc·ip核
FPGA狂飙4 天前
FPGA 常用 I/O 电平标准有哪些?
信号处理·verilog·fpga·vivado·xilinx
晓晓暮雨潇潇4 天前
FPGA开发技能(9)快速生成约束XDC文件
python·fpga开发·cadence·vivado
wow-iot4 天前
Quartus+Nios II for eclipse问题合集
fpga·quartus·nios ii
stm 学习ing5 天前
FPGA 第8讲 简单组合逻辑--半加器
c语言·开发语言·stm32·算法·fpga开发·fpga
apple_ttt7 天前
SystemVerilog学习——构造函数new
fpga开发·fpga·systemverilog·uvm
stm 学习ing7 天前
FPGA 第7讲 简单组合逻辑译码器
stm32·嵌入式硬件·学习·fpga开发·c#·学习方法·fpga
曾经的三心草8 天前
Mysql之约束与事件
android·数据库·mysql·事件·约束
apple_ttt9 天前
SystemVerilog学习——虚拟接口(Virtual Interface)
fpga开发·fpga·systemverilog·uvm