systemverilog

fei_sun5 天前
数据结构·systemverilog
【SystemVerilog验证】数据类型（待补充）第二章与Verilog相比，SystemVerilog提供了很多改进的数据结构SystemVerilog引进了一些新的数据类型，它们具有如下优点：
不会武功的火柴6 天前
面向对象·fpga·systemverilog·ic验证
SystemVerilog语法(11)-面向对象编程下篇本文是 SystemVerilog OOP 教程的下篇，假设你已经掌握了类、对象、继承、静态成员等基础知识。 进阶篇将深入讲解多态、虚方法、类型转换、参数化类、运算符重载、深拷贝等 UVM 底层核心机制。 学完本文，你将理解 UVM 工厂、phase 机制、sequence 等核心组件的 OOP 原理。
Ether IC Verifier10 天前
php·systemverilog·uvm·ic验证
SystemVerilog 数据类型详解## 概述SystemVerilog 提供了丰富的数据类型体系，涵盖从基本标量到复杂对象的各种需求。理解这些数据类型是编写高效、可维护代码的基础。
Ether IC Verifier15 天前
systemverilog·ic验证·dpu
IC 验证工程师新手入门指南## 一、IC 验证工程师概述### 1.1 角色定位IC 验证工程师是芯片设计流程中的关键角色，负责确保设计的正确性和可靠性。验证工程师需要：
Nick.Q15 天前
linux·ubuntu·systemverilog
Ubuntu 24.04 从零跑通 OpenTitan：IC 验证工程师实录（Verilator + VCS + Verdi）摘要：本文记录在 ThinkBook / Ubuntu 24.04 上搭建 lowRISC OpenTitan 的完整过程，涵盖 Verilator 软件仿真、VCS+UVM 块级 DV、Verdi 波形调试，并汇总 Ubuntu 24.04 下的依赖替换、Bazel、License 与覆盖率工具链等踩坑与解法。 环境：Ubuntu 24.04 LTS | 16GB RAM | OpenTitan @ 21f062eb | VCS/Verdi V-2023.12-SP2 | Verilator 4.210
不会武功的火柴20 天前
嵌入式硬件·fpga开发·fpga·systemverilog·硬件描述语言·rtl·uvm验证
SystemVerilog语法(9)-验证基础与简单Testbench💡 常见误区：🧭 本文使用 【综合】 标识电路设计相关语法，使用 【验证】 标识测试与仿真专用语法。本章主要面向验证，大量语法不可综合。
谷公子的藏经阁2 个月前
ai·论文·systemverilog·uvm·dvcon
DVCon 2025 论文精华导读及下载链接—— 59篇最新芯片验证技术论文一站式速览每年的DVCon都是芯片验证圈的一场技术盛宴。今年美国圣何塞的大会上，来自全球各地的验证工程师们带来了59篇精彩的技术论文，涵盖了从AI辅助验证到形式化验证，从混合信号设计到安全验证的方方面面。本文整理了这59篇论文的核心内容，每篇用通俗易懂的语言为你解读，帮助你快速了解今年的技术热点。
高新打工人4 个月前
systemverilog
关于systemverilog中的随机化的使用在 SystemVerilog 中，有两种主要的随机化方法：类的 randomize() 方法 - 只能在 class 中使用
蓝天下的守望者4 个月前
systemverilog·uvm·vcs
SystemVerilog中 `timescale的使用问题在 SystemVerilog 中，`timescale 是一个编译器指令，用于定义仿真过程中的时间单位（Time Unit）和时间精度（Time Precision）。
Chef Chip5 个月前
systemverilog·数字ic验证
定宽数组的随机约束已知uvm_sequence_item中，存在随机定宽数组rand int array_a[5]， 1. 如何对其定义constraint约束？ 2. 如何对其进行`uvm_do_on约束？
北方孤寂的灵魂5 个月前
verilog·systemverilog·sv·数字验证
systemverilog中随机std::randomize的用法所属对象：randomize是 SystemVerilog 中类（class）的一个方法。它主要用于对类中的随机变量（rand 和 randc 类型）进行随机化操作。 工作原理：
蓝天下的守望者5 个月前
算法·systemverilog
由continue引发的一个debug灾难整个代码的简化逻辑是这样的，由于continue的使用含义不清楚，导致debug了半天。这里写代码时，错误的将continue认为是else分支，什么也不干，往下继续执行。
蓝天下的守望者5 个月前
systemverilog·芯片验证
systemverilog系统函数$test$plusargs和$value$plusargs在IC验证（VCS仿真）中，$test$plusargs 和 $value$plusargs 是两个非常实用的系统函数。它们允许你在不重新编译代码的情况下，通过仿真运行命令行（Runtime）直接向环境传递参数，从而控制测试行为。
lbt_dvshare5 个月前
systemverilog
MTCMOS flow关闭时钟和启用隔离的顺序非常重要。关闭时序：1. 关闭时钟2. iso enable : 在时钟关闭后启用
蓝天下的守望者6 个月前
systemverilog
systemverilog中的virtual function这是一个非常经典且容易产生困惑的 SystemVerilog 语法问题。在类体外（extern）展开声明时，不需要（也不建议）再写 virtual 关键字。
Nick.Q6 个月前
systemverilog
$cast用法$cast(dest, source) 的作用是： • 检查 source当前指向的对象是否是 dest 类型或其子类； • 如果是，就把该对象的引用赋给 dest（dest指向source当前所指向的对象），并返回 1； • 否则返回 0，且不修改 dest。 练习题1：
不会武功的火柴6 个月前
systemverilog·ic验证·uvm方法学
UVM验证入门(18)-Callback机制UVM Callback是UVM验证方法学中一种重要的扩展机制，它允许用户在不修改原始代码的情况下，向现有的验证组件中"注入"自定义行为。这种机制类似于在标准流程中设置"钩子点"，用户可以在这些点上挂载自己的自定义逻辑。
不会武功的火柴6 个月前
systemverilog·ic验证·uvm方法学
UVM验证入门(15)-uvm_agent代理UVM Agent 是UVM验证框架中负责接口级验证的核心功能单元。你可以把它理解为一个针对特定协议或接口的 “标准化作战小队” 。这个小队有明确分工：有人负责发送激励（driver），有人负责监视接口（monitor），还有一个指挥中心负责调度任务（sequencer）。
zhuangzhunag6 个月前
systemverilog
【SV验证入门】接口在设计和验证中的使用interface可以实现一定的逻辑。 interface信号端口变化，后期维护容易。 module的所有语法适合interface。 Modport设计用的多，验证常用clocking block。
FPGA_小田老师7 个月前
fpga开发·systemverilog·数组清零·systemverilog数组·systemverilog语法
FPGA语法基础（二）：SystemVerilog 数组清零方法详解SystemVerilog 提供了比 Verilog 更强大和简洁的数组操作方法。以下是各种数组清零方法的详细说明。