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【ARM嵌入式学习笔记Day5】一文打通GPIO中断全链路：从硬件引脚→GIC→汇编入口→C语言处理今天是ARM嵌入式学习的第四天，核心攻克了Cortex-A7的中断系统。从最底层的GPIO硬件引脚、IOMUX引脚复用，到GIC通用中断控制器的工作原理，再到CPU的异常向量表、汇编中断入口，最后落地到C语言的二级中断向量表和外设驱动代码，完整走通了「按键按下→LED翻转」的整条中断链路。

ARM中断（IMX6ULL中断、GIC通用中断控制器）GIC：通用中断控制器外设（ARM设计专门用来管理Cortex-A系列处理器中断的外设）。GIC版本：

ARM -IMX6ULL的中断系统、GIC、CP15协处理器详细讲解目录一. 知识回顾1.1 处理器工作模式1.2 不同工作模式的寄存器1.3 CPSR - 程序状态字寄存器

Armv8-A virtualization 笔记（二）参考：《Learn the architecture - Generic Interrupt Controller v3 and v4, Virtualization》

GIC内存地址禁止EL0访问的原因（0x9600000e 异常）将GIC的内存地址配置为EL0不可访问，是ARM架构为了隔离用户态与内核态、确保系统安全与稳定所做出的基本设计。其根本原因在于权限分离和中断系统的安全模型。你遇到的0x9600000e异常，正是硬件在严格执行这条“隔离红线”。

Linux-ARM-GIC interrupt子系统深度剖析1、从微观的角度来看，中断就是为了能够让CPU处理具有优先级的多种任务，任务的单位是“一条指令”；–> CPU每执行完一条指令，都会去检查是否有中断/异常发生；

ARMv7 linux中断路由以及处理在armv7架构，smp系统(多核)下，外设中断signal到cpu的过程如下图：外设中断信号(hardware interrupts)发送给soc的GIC 中断控制器(generic interrupt controller)。

[GICv3] 3. 物理中断处理（Physical Interrupt Handling）电平触发的状态机变化：A1->D->B2->E1pending to Active & pending

Arm Generic Interrupt Controller v3 and v4（GICv3v4）学习（一）该博客主要为个人学习，通过阅读官网手册整理而来（个人觉得阅读官网的英文文档非常有助于理解各个IP特性）。若有不对之处请参考参考文档，以官网参考文档为准。 Arm Generic Interrupt Controller v3 and v4学习一共分为三章，这是第一章

学习体系结构 - Arm 通用中断控制器 v3 和 v4Learn the architecture - Arm Generic Interrupt Controller v3 and v4

我是有底线的