一生一芯

上课耽误学习2 天前
开发语言·一生一芯
一生一芯 PA2 RTFSC从src/isa/riscv32/inst.c出发。向上搜索,理解宏定义的含义。#define R(i) gpr(i)
sucool_lb12 天前
一生一芯
【一生一芯】数字实验七:状态机及键盘输入七段数码管低两位显示当前按键的键码,中间两位显示对应的ASCII码(转换可以考虑自行设计一个ROM并初始化)。只需完成字符和数字键的输入,不需要实现组合键和小键盘。
sucool_lb16 天前
一生一芯
《一生一芯》数字实验三:加法器与ALU设计一个能实现如下功能的4位带符号位的 补码 ALU:功能选择功能操作000加法A+B001减法A-B
sucool_lb17 天前
一生一芯
《一生一芯》数字实验六:实现随机数发生器我们可以利用8位移位寄存器来实现一个简单的随机数发生器。 经典的LFSR(线性反馈移位寄存器, Linear-feedback shift register )可以使用n位移位寄存器生成长度为 2n−1 的二进制循环序列。 这类序列的片段在表观上是随机的,所以被广泛用于通信中的随机序列生成。例如,在CDMA通信中的长码的长度就是 242−1 的伪随机序列。
农民真快落10 个月前
fpga开发·verilog·ic设计·数字ic设计·一生一芯
【IC设计】跨时钟异步处理系列——单比特跨时钟如图所示,第一行是脉冲信号,第二行是慢时钟域的时钟。如果从快时钟域要同步一个脉冲信号到慢时钟域,容易出现上升沿没有采样到脉冲信号的情况。
农民真快落1 年前
fpga开发·verilog·数字ic设计·一生一芯·秋招面试
【IC设计】牛客网-序列检测习题总结两种方法: 法一、用寄存器维护一个存储序列的寄存器 法二、用状态机来做 这里我用寄存器来做。通过计数器进行分组序列检测,每组判断一次 注意点:
农民真快落1 年前
fpga开发·riscv·chisel·一生一芯·cpu设计
【IC设计】任意倍数占空比为50%的奇数分频和偶数分频(Verilog源码、仿真波形、讲解)以四分频为例,分频后的一个周期是分频前的四个周期,并且分频后的一个周期中,一半是高电平,一半是低电平,这就是占空比为50%的四分频。 要实现该功能,使用一个计数器在0~3之间计数,clk_out在0和2时翻转即可。
农民真快落1 年前
fpga开发·riscv·chisel·一生一芯·cpu设计
【程序人生】研二下学期快结束了~~~~随便写写天啦撸,时间过得好快,2022年3月被录取,9月入学,在上海上课一年,23年7月底来北京,现在已经24年4月了。 再过2个月,研二就算结束了。
农民真快落1 年前
fpga开发·verilog·ic设计·数字ic设计·一生一芯
【IC设计】Verilog线性序列机点灯案例(四)(小梅哥课程)声明:案例和代码来自小梅哥课程,本人仅对知识点做做笔记,如有学习需要请支持官方正版。Verilog线性序列机点灯案例(一) Verilog线性序列机点灯案例(二) Verilog线性序列机点灯案例(三) Verilog线性序列机点灯案例(四)
农民真快落1 年前
scala·ic设计·chisel·noc·一生一芯
【异常处理】sbt构建Chisel库时出现extracting structure failed:build status:error的解决办法最近在写Chisel时,构建项目常常需要等待很久,然后报错extracting structure failed:build status:error 这个报错实际上告诉我们,在build.sbt中指定的依赖没有下载到,导致依赖的结构无法实现。
农民真快落1 年前
scala·ic设计·risc-v·chisel·一生一芯
【IC设计】Windows下基于IDEA的Chisel环境安装教程(图文并茂)传统数字芯片的RTL设计采用Verilog语言为主,Chisel语言的全称是Constructing Harward in Scala Embeded Language,即在Scala语言中导入Chisel3库,即可使用Chisel语言。其特点是面向对象编程,可以方便地参数化定制硬件电路,加快设计流程。目前在RISC-V生态中应用较多,中科院计算所主持的培育下一代处理器设计人才的“一生一芯”项目也在极力推进该语言。