锁存器

【计算机组成原理】实验一：运算器输入锁存器数据写实验目录实验要求实验目的主要集成电路芯片及其逻辑功能实验原理实验内容及步骤实验内容思考题利用CP226实验箱上的K16～K23二进制拨动开关作为DBUS数据输入端，其它开关作为控制信号的输入端，将通过K16～K23设定的数据写入运算器输入锁存器A和W。

锁存器(Latch)的产生与特点Latch 其实就是锁存器，是一种在异步电路系统中，对输入信号电平敏感的单元，用来存储信息。锁存器在数据未锁存时，输出端的信号随输入信号变化，就像信号通过一个缓冲器，一旦锁存信号有效，则数据被锁存，输入信号不起作用。因此，锁存器也被称为透明锁存器，指的是不锁存时输出对于输入是透明的。

verilog基本语法-时序逻辑基础-记忆单元概述:组合逻辑虽然可以构造各种功能电路，但是他有一个缺点就是输入改变时，输出会立即发生改变。因此历史信息不能被保存下来。两个能够保存信息的存储单元被设计出来，用于保存历史信息。一个是锁存器，另外一个是触发器。锁存器是电平敏感的，抗噪能力差，保存信息的准确性受到挑战。通常不会使用锁存器来保存信息，但是在FPGA中，保留了大量的锁存器的功能，这是因为触发器本身是由锁存器构造成的，保留锁存器功能并不会消耗FPGA的额外资源。触发器是边沿敏感的，信息修改只发送在时钟触发的边沿，时钟边沿通常非常短暂，数据修改的时间

数字电路中触发器/锁存器的简单理解，与电路结构数字逻辑电路系统包含组合逻辑和时序逻辑。组合逻辑用来实现与状态无关的门电路，比如算法的实现函数，无反馈，无记忆；时序逻辑则主要用来同步电路的各个状态，有反馈，有记忆，如触发器，寄存器。组合逻辑计算出来的值由时序逻辑保存下来，经过同步时钟（Clock）来控制逻辑值的传递。

FPGA中锁存器（latch）、触发器（flip-flop）以及寄存器（register）详解锁存器是一种由电平触发的存储单元，为异步电路，数据存储的动作取决于输入信号的电平值，只要输入发生变化，输出即随之发生变化。