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[HDLBits] Exams/m2014 q4d

向盟约宣誓2023-08-16 15:29

Implement the following circuit:

复制代码
module top_module (
    input clk,
    input in, 
    output out);
    always@(posedge clk) begin
        out<=out^in;
    end
endmodule

直接写out^in就行

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