module test(
input wire clk,
input wire b,
output reg a,
output reg c
);
always@(posedge clk)
begin
a=b;
c=a;
end
endmodule
上面的代码在vivado中综合后的电路为：
module test(
input wire clk,
input wire b,
output reg a,
output reg c
);
always@(posedge clk)
begin
a<=b;
c<=a;
end
endmodule
上面的代码在vivado中综合后的电路为：
module test(
input wire clk,
input wire b,
output reg a,
output reg c
);
always@(posedge clk)
begin
a=b;
c<=a;
end
endmodule
上面的代码在vivado中综合后的电路为：
module test(
input wire clk,
input wire b,
output reg a,
output reg c
);
always@(posedge clk)
begin
a<=b;
c=a;
end
endmodule
上面的代码在vivado中综合后的电路为：