HLS 2017.4 导出 RTL 报错:ERROR: [IMPL 213-28] Failed to generate IP.

软件版本:HLS 2017.4

在使用 HLS 导出 RTL 的过程中产生如下错误:

参考 Xilinx 解决方案:https://support.xilinx.com/s/article/76960?language=en_US

问题描述

DESCRIPTION

As of January 1st 2022, the export_ip command used by Vivado HLS and Vitis HLS will fail to export the IP.

描述

从2022年1月1日起,Vivado HLS 和 Vitis HLS 使用的 export _ IP 命令将无法导出 IP。

解决方案

SOLUTION

To address this overflow, a tactical patch has been generated. Follow the instruction below for installation of the patch:

解决方案

为了解决这个溢出问题,已经生成了一个战术补丁。

下载补丁

安装补丁

  • 官方的方式是通过运行 python 文件来实现,不过笔者没有成功。

  • 有一个简单的方法,可以通过直接复制粘贴文件解决:

  • 解压缩补丁,复制文件:

  • 将该文件粘贴到目录下即可:
  • 再次尝试,RTL 导出成功:

更多内容

相关推荐
9527华安3 小时前
国产安路FPGA开发设计培训课程,提供开发板+工程源码+视频教程+技术支持
fpga开发·fpga·安路·视频教程·培训·安路fpga
brave and determined10 小时前
可编程逻辑器件学习(day36):从沙粒到智能核心:芯片设计、制造与封装的万字全景解析
fpga开发·制造·verilog·fpga·芯片设计·硬件设计·芯片制造
XINVRY-FPGA2 天前
XCVU9P-2FLGC2104I Xilinx AMD Virtex UltraScale+ FPGA
嵌入式硬件·机器学习·计算机视觉·fpga开发·硬件工程·dsp开发·fpga
brave and determined2 天前
可编程逻辑器件学习(day34):半导体编年史:从法拉第的意外发现到塑造现代文明的硅基浪潮
人工智能·深度学习·fpga开发·verilog·fpga·设计规范·嵌入式设计
stay_cloud3 天前
《Verilog语言与FPGA实现》课程实验
verilog·fpga·数码管
brave and determined4 天前
可编程逻辑器件学习(day30):数字电路设计中的流水线技术:原理、实现与优化
学习·fpga开发·verilog·fpga·数字电路·硬件设计·嵌入式设计
brave and determined5 天前
可编程逻辑器件学习(day29):Verilog HDL可综合代码设计规范与实践指南
深度学习·fpga开发·verilog·fpga·设计规范·硬件编程·嵌入式设计
brave and determined7 天前
可编程逻辑器件学习(day26):低主频FPGA为何能碾压高主频CPU?
人工智能·嵌入式硬件·深度学习·学习·fpga开发·云计算·fpga
brave and determined8 天前
可编程逻辑器件学习(day24):异构计算:突破算力瓶颈的未来之路
人工智能·嵌入式硬件·深度学习·学习·算法·fpga·asic
坏孩子的诺亚方舟9 天前
FPGA系统架构设计实践7_时序收敛作业概述
fpga·xilinx·时序收敛·作业流程