HLS 2017.4 导出 RTL 报错:ERROR: [IMPL 213-28] Failed to generate IP.

软件版本:HLS 2017.4

在使用 HLS 导出 RTL 的过程中产生如下错误:

参考 Xilinx 解决方案:https://support.xilinx.com/s/article/76960?language=en_US

问题描述

DESCRIPTION

As of January 1st 2022, the export_ip command used by Vivado HLS and Vitis HLS will fail to export the IP.

描述

从2022年1月1日起,Vivado HLS 和 Vitis HLS 使用的 export _ IP 命令将无法导出 IP。

解决方案

SOLUTION

To address this overflow, a tactical patch has been generated. Follow the instruction below for installation of the patch:

解决方案

为了解决这个溢出问题,已经生成了一个战术补丁。

下载补丁

安装补丁

  • 官方的方式是通过运行 python 文件来实现,不过笔者没有成功。

  • 有一个简单的方法,可以通过直接复制粘贴文件解决:

  • 解压缩补丁,复制文件:

  • 将该文件粘贴到目录下即可:
  • 再次尝试,RTL 导出成功:

更多内容

相关推荐
nanxl110 小时前
FPGA-DDS信号发生器
fpga开发·verilog·vivado
nanxl113 小时前
FPGA-数字时钟
fpga开发·verilog·vivado
XINVRY-FPGA6 天前
XCZU19EG-2FFVC1760I Xilinx赛灵思FPGA Zynq UltraScale+MPSoC
c++·嵌入式硬件·阿里云·fpga开发·云计算·硬件工程·fpga
XINVRY-FPGA7 天前
赛灵思 XC7K325T-2FFG900I FPGA Xilinx Kintex‑7
人工智能·嵌入式硬件·ai·fpga开发·fpga·pcb工艺·zynq
XINVRY-FPGA7 天前
XCZU7EG‑L1FFVC1156I 赛灵思XilinxFPGA ZynqUltraScale+ MPSoC EG
c++·嵌入式硬件·阿里云·fpga开发·云计算·fpga·pcb工艺
贝塔实验室7 天前
基于XC7V690T的在轨抗单粒子翻转系统设计
设计模式·fpga开发·系统架构·流程图·软件构建·个人开发·fpga
XINVRY-FPGA7 天前
XC7K410T‑2FFG900I 赛灵思XilinxFPGA Kintex‑7
嵌入式硬件·安全·阿里云·ai·fpga开发·云计算·fpga
XINVRY-FPGA12 天前
XC6SLX100T-2FGG484I 赛灵思 XilinxFPGA Spartan-6
c++·人工智能·嵌入式硬件·阿里云·ai·fpga开发·fpga
北城笑笑16 天前
FPGA 37 ,FPGA千兆以太网设计实战:RGMII接口时序实现全解析( RGMII接口时序设计,RGMII~GMII,GMII~RGMII 接口转换 )
fpga开发·fpga
迎风打盹儿17 天前
FPGA上实现SD卡连续多块读的命令
fpga·sd卡·tf卡·多块读取·cdm18