vivado

迎风打盹儿6 天前
matlab·ip·vivado·定点数·浮点数
MATLAB仿真定点数转浮点数(对比VIVADO定点转浮点)MATLAB仿真定点数转浮点数定点数可设置位宽，小数位宽；浮点数是单精度浮点数对比VIVADO定点转浮点
巧~·15 天前
fpga开发·信息与通信·vivado
MicroBlaze软核的开发使用MicroBlaze 是由 Xilinx 开发的一种可配置的 32 位 RISC 软处理器内核。它作为 FPGA 设计中的 IP 核，通过 Vivado 工具进行配置和集成。MicroBlaze 提供了高度的灵活性，允许开发人员根据应用需求调整处理器的功能、性能和资源占用。它是 Xilinx FPGA 嵌入式系统设计的重要组成部分，尤其适用于需要定制化硬件加速或复杂控制逻辑的应用场景。
nanxl116 天前
fpga开发·verilog·vivado
FPGA-DDS信号发生器FPGA实现的DDS（直接数字频率合成）波形生成器是一种高效、灵活的数字信号生成技术，广泛应用于通信、雷达和测试设备中。其核心原理是通过数字计算生成特定频率的波形。
nanxl116 天前
fpga开发·verilog·vivado
FPGA-数字时钟用FPGA驱动数码管按照HH-MM-SS的格式显示时间，每秒用串口向上位机发送当前时间，当串口收到@HH:MM:SS，对时间进行校准。由于年月要考虑到大小月，闰年等。为了简单起见，只考虑时分秒。
迎风打盹儿1 个月前
verilog·fpga·vivado·复位
FPGA同步复位、异步复位、异步复位同步释放仿真FPGA同步复位、异步复位、异步复位同步释放仿真xilinx VIVADO仿真行为仿真综合后功能仿真，综合后时序仿真
FPGA狂飙3 个月前
fpga开发·信号处理·verilog·fpga·vivado
快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中。它不仅是20世纪十大算法之一，更是现代通信、音频处理、图像识别的核心引擎。
涛tao讲道3 个月前
接口·fpga·vivado·xilinx·ip核·涛tao讲道·抗单粒子翻转
FPGA的IP核接口引脚含义-快解手册繁琐，怎样快速了解IP核各输入输出接口引脚的含义。不慌不慌，手册确实比较详细但繁琐，如何快速知晓该部分信息，涛tao道长给你们说，简单得很，一般新入门的道友有所不知，往往后面都会根据和FPGA的缘分大小关系或早或晚知道。
迎风打盹儿4 个月前
ip·vivado·vio·采样频率·ila·在线调试
VIVADO ILA IP进阶使用之任意设置ILA的采样频率VIVADO ILA IP进阶使用之任意设置ILA的采样频率VIVADO ILA IP和VIO IP结合使用任意设置ILA的采样频率
迎风打盹儿4 个月前
ip·verilog·fpga·vivado·fifo
VIVADO FIFO (同步和异步) IP 核详细使用配置步骤VIVADO FIFO (同步和异步) IP 核详细使用配置步骤目录前言一、同步FIFO的使用1、配置
十三啊嘞5 个月前
fpga·vivado
Vivado安装System Generator不支持新版Matlab解决方法目录前言：Vivado安装System Generator不支持新版Matlab解决方法前言：本文介绍一下Vivado不支持新版Matlab的解决办法，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado 2018.3只支持2017a,2017b,2018a。
别出BUG求求了5 个月前
vivado·实现
Vivado生成比特流时opt_design跑了很久；Vivado Implementation缺少一些逻辑的实现；一些逻辑被优化在Win10下跑Vivado生成比特流的时候可能会出现一种情况：跑到opt_design这一步的时候跑了几个小时甚至半天都没跑完，打开任务管理器发现Vivado进程的CPU占用率却只有几个百分点。笔者发现了一种方法似乎可行： 菜单Flow -> Implementation Settings，将Opt Design下的第一项is_enabled右边的勾去掉，点击OK后重新生成比特流就好了。笔者亲身试验有效，特此分享。若有错误，欢迎读者在评论指出。
YprgDay5 个月前
fpga开发·modelsim·vivado·ise·lattice
《FPGA开发工具》专栏目录Vivado工程创建、仿真、下载与固化全流程Vivado工程快速查看软件版本与器件型号Vivado IP核的快速入门 官方手册和例程
白码王子小张6 个月前
matlab·fpga开发·fpga·vivado·xilinx·simulink
Matlab Simulink HDL Coder 时钟束信号生成时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。
晓晓暮雨潇潇6 个月前
fpga开发·vivado·xadc·ip核
Xilinx IP核(3)XADC IP核xadc在 所有的7系列器件上都有支持，通过将高质量模拟模块与可编程逻辑的灵活性相结合，可以为各种应用打造定制的模拟接口，XADC 包括双 12 位、每秒 1 兆样本 (MSPS) ADC 和片上传感器。其中12位指的是ADC转换的精度，1MSPS说的是采样速率。如图所示，是XADC在FPGA内部电路的逻辑示意，注意区别于IP核形成的电路。 1.图中1部分是温度传感器和电压传感器，可监测如图所示的多组电压。 2.图中2部分是FPGA bank上的引脚。可以用来接模拟源，总共有17对差分组。其中VP-0与V
FPGA狂飙6 个月前
信号处理·verilog·fpga·vivado·xilinx
FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。
晓晓暮雨潇潇6 个月前
python·fpga开发·cadence·vivado
FPGA开发技能(9)快速生成约束XDC文件前言： 作为一名FPGA工程师，通常公司会对该岗位的人有一定的硬件能力的要求，最基础的就是需要依据原理图的设计进行FPGA工程内的XDC约束添加。人工的看图写约束容易出错，写一个python程序，并由此生成一个可执行程序，双击该程序选择一个由cadence导出的csv文件，即可将csv文件转成xdc文件。不同设计软件导出文件的类型和格式不同，这里仅支持由cadence导出的csv文件。以下是具体的操作步骤。
爱奔跑的虎子6 个月前
fpga开发·以太网·fpga·vivado
FPGA实现以太网（一）、以太网基础知识以太网（Ethernet）是一种广泛使用的局域网（LAN）技术，最初由罗伯特·梅特卡夫（Robert Metcalfe）于1970年代发明。以太网的设计旨在提供一种可靠的、低成本的网络连接方式，支持多种数据传输速率和网络拓扑结构。如今以太网在生活中广泛使用，以太网的分类有标准以太网（10Mbit/s）、快速以太网(100Mbit/s)和千兆以太网（1000Mbit/s），现在还有万兆以太网（10Gbit/s）。在实际应用中千兆以太网就能满足大部分需求，以下是局域网的示意图：
爱奔跑的虎子6 个月前
fpga开发·vivado·xilinx·数字逻辑通信
详解CRC校验原理以及FPGA实现CRC（Cyclic Redundancy Check，循环冗余校验）是一种广泛使用的错误检测技术，主要用于检测数据在传输或存储过程中是否发生了错误。它通过对数据进行特定的数学运算，生成一个固定长度的校验码（CRC 校验码），并将其附加到数据后面。接收方在收到数据时，可以通过相同的运算来验证数据的完整性。
知识充实人生7 个月前
时序分析·vivado·时序报告·report_timing·配置选项
Vivado时序报告六：Report Timing详解目录一、前言二、配置选项概览图三、配置选项详解3.1 Targets3.2 Options3.1.1 Report
爱奔跑的虎子7 个月前
matlab·fpga开发·数字信号处理·fpga·vivado·fir
详解FIR滤波器原理以及Verilog实现和Xilinx FIR IP核的验证FIR（Finite Impulse Response，有限冲激响应）滤波器是一种数字滤波器，其输出信号仅依赖于当前和过去有限数量的输入信号。FIR 滤波器的特点是其冲激响应是有限的，即在输入信号的冲激响应结束后，输出信号会在有限的时间内归零。表达式如下：