vivado

十三啊嘞2 天前
fpga·vivado
Vivado安装System Generator不支持新版Matlab解决方法目录前言：Vivado安装System Generator不支持新版Matlab解决方法前言：本文介绍一下Vivado不支持新版Matlab的解决办法，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado 2018.3只支持2017a,2017b,2018a。
别出BUG求求了7 天前
vivado·实现
Vivado生成比特流时opt_design跑了很久；Vivado Implementation缺少一些逻辑的实现；一些逻辑被优化在Win10下跑Vivado生成比特流的时候可能会出现一种情况：跑到opt_design这一步的时候跑了几个小时甚至半天都没跑完，打开任务管理器发现Vivado进程的CPU占用率却只有几个百分点。笔者发现了一种方法似乎可行： 菜单Flow -> Implementation Settings，将Opt Design下的第一项is_enabled右边的勾去掉，点击OK后重新生成比特流就好了。笔者亲身试验有效，特此分享。若有错误，欢迎读者在评论指出。
YprgDay21 天前
fpga开发·modelsim·vivado·ise·lattice
《FPGA开发工具》专栏目录Vivado工程创建、仿真、下载与固化全流程Vivado工程快速查看软件版本与器件型号Vivado IP核的快速入门 官方手册和例程
白码王子小张24 天前
matlab·fpga开发·fpga·vivado·xilinx·simulink
Matlab Simulink HDL Coder 时钟束信号生成时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。
晓晓暮雨潇潇1 个月前
fpga开发·vivado·xadc·ip核
Xilinx IP核(3)XADC IP核xadc在 所有的7系列器件上都有支持，通过将高质量模拟模块与可编程逻辑的灵活性相结合，可以为各种应用打造定制的模拟接口，XADC 包括双 12 位、每秒 1 兆样本 (MSPS) ADC 和片上传感器。其中12位指的是ADC转换的精度，1MSPS说的是采样速率。如图所示，是XADC在FPGA内部电路的逻辑示意，注意区别于IP核形成的电路。 1.图中1部分是温度传感器和电压传感器，可监测如图所示的多组电压。 2.图中2部分是FPGA bank上的引脚。可以用来接模拟源，总共有17对差分组。其中VP-0与V
FPGA狂飙1 个月前
信号处理·verilog·fpga·vivado·xilinx
FPGA 常用 I/O 电平标准有哪些?在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式。对于初涉 FPGA 领域的小白来说，这些标准可能有点神秘莫测，但别担心，今天我就用最通俗易懂的方式为你揭开它们的面纱。
晓晓暮雨潇潇1 个月前
python·fpga开发·cadence·vivado
FPGA开发技能(9)快速生成约束XDC文件前言： 作为一名FPGA工程师，通常公司会对该岗位的人有一定的硬件能力的要求，最基础的就是需要依据原理图的设计进行FPGA工程内的XDC约束添加。人工的看图写约束容易出错，写一个python程序，并由此生成一个可执行程序，双击该程序选择一个由cadence导出的csv文件，即可将csv文件转成xdc文件。不同设计软件导出文件的类型和格式不同，这里仅支持由cadence导出的csv文件。以下是具体的操作步骤。
爱奔跑的虎子2 个月前
fpga开发·以太网·fpga·vivado
FPGA实现以太网（一）、以太网基础知识以太网（Ethernet）是一种广泛使用的局域网（LAN）技术，最初由罗伯特·梅特卡夫（Robert Metcalfe）于1970年代发明。以太网的设计旨在提供一种可靠的、低成本的网络连接方式，支持多种数据传输速率和网络拓扑结构。如今以太网在生活中广泛使用，以太网的分类有标准以太网（10Mbit/s）、快速以太网(100Mbit/s)和千兆以太网（1000Mbit/s），现在还有万兆以太网（10Gbit/s）。在实际应用中千兆以太网就能满足大部分需求，以下是局域网的示意图：
爱奔跑的虎子2 个月前
fpga开发·vivado·xilinx·数字逻辑通信
详解CRC校验原理以及FPGA实现CRC（Cyclic Redundancy Check，循环冗余校验）是一种广泛使用的错误检测技术，主要用于检测数据在传输或存储过程中是否发生了错误。它通过对数据进行特定的数学运算，生成一个固定长度的校验码（CRC 校验码），并将其附加到数据后面。接收方在收到数据时，可以通过相同的运算来验证数据的完整性。
知识充实人生2 个月前
时序分析·vivado·时序报告·report_timing·配置选项
Vivado时序报告六：Report Timing详解目录一、前言二、配置选项概览图三、配置选项详解3.1 Targets3.2 Options3.1.1 Report
爱奔跑的虎子2 个月前
matlab·fpga开发·数字信号处理·fpga·vivado·fir
详解FIR滤波器原理以及Verilog实现和Xilinx FIR IP核的验证FIR（Finite Impulse Response，有限冲激响应）滤波器是一种数字滤波器，其输出信号仅依赖于当前和过去有限数量的输入信号。FIR 滤波器的特点是其冲激响应是有限的，即在输入信号的冲激响应结束后，输出信号会在有限的时间内归零。表达式如下：
FPGA狂飙3 个月前
fpga开发·verilog·fpga·vivado·xilinx
FPGA IP 和 开源 HDL 一般去哪找?在FPGA开发的世界中，IP核和HDL模块是构建复杂数字系统的基石。它们如同乐高积木，让开发者能够快速搭建和重用经过验证的电路功能。但你是否曾感到迷茫，不知道从哪里寻找这些宝贵的资源？本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。
迎风打盹儿3 个月前
matlab·vivado·fir ip·抽取多相滤波·多速率信号处理
VIVADO IP核之FIR抽取器多相滤波仿真VIVADO IP核之FIR抽取器多相滤波仿真（含有与MATLAB仿真数据的对比）目录前言一、滤波器系数生成
爱奔跑的虎子3 个月前
图像处理·matlab·fpga开发·fpga·vivado·xilinx
FPGA与Matlab图像处理之伽马校正Gamma校正是图像处理中用以调整图像的亮度和对比度来改善图像质量的。Gamma校正是基于人眼对亮度的感知非线性，人眼对亮度的敏感度随着亮度的增加而减少，也就是人眼在图像亮度较低时，人眼对亮度的变换更敏感。例如：人眼在夜晚很容易看见萤火虫，而在白天不容易看到天空中飞翔的鸟。伽马曲线如下所示：
吉孟雷3 个月前
fpga开发·verilog·led·仿真·vivado·zynq
ZYNQ FPGA自学笔记ZYNQ FPGA主要特点是包含了完整的ARM处理系统，内部包含了内存控制器和大量的外设，且可独立于可编程逻辑单元，下图中的ARM内核为 ARM Cortex™-A9，ZYNQ FPGA包含两大功能块，处理系统Processing System（ps）和可编程逻辑Progarmmable Logic（pl），为了实现 ARM 处理器和FPGA之间的高速通信和数据交互，发挥 ARM 处理器和FPGA的性能优势，需要设计高效的片内高性能处理器与FPGA之间的互联通路。从zynq内部框图看ps与pl端的高速互联
知识充实人生3 个月前
vivado·xilinx·时序报告·脉冲宽度检查·pulse_width
Vivado时序报告之Report pulse width详解目录一、前言二、Report pulse width2.1 Report pulse width2.2 配置界面
神仙约架4 个月前
fpga开发·时钟·vivado·时钟布局
【xilinx】解决vivado中 I/O 时钟布局器错误AMD 设备上的典型时钟电路结构如下：输入端口 (IBUF ) → BUFG → FDCE/C如果使用 MMCM 或 PLL 修改时钟，则其结构如下：
爱奔跑的虎子4 个月前
fpga开发·fpga·vivado·xilinx·跨时钟域
FPGA跨时钟域处理在之前的文章《FPGA静态时序分析与约束（一）、理解亚稳态》中，我知道了什么是亚稳态以及亚稳态对系统的危害。通常我们的系统工程中不止有一个处理时钟，当不同时钟域下的信号进行交互的时候就涉及到跨时钟域的问题了。由于不同时钟的频率、相位都可能不同，所以就存在目标时钟在采集源时钟域信号时发生亚稳态情况，如下图所示：
神仙约架4 个月前
linux·ubuntu·vivado
【xilinx】Vivado 成功运行Ubuntu需要哪些 文件？Vivado 从 Vivado 2014.3 开始对 Ubuntu 平台提供官方支持。为了使 Vivado 成功运行，是否需要安装任何特定的 Ubuntu 软件包？
神仙约架4 个月前
5g·vivado·o-ran·zcu670
【xilinx】O-RAN 无线电接口 - Vivado 2020.1 及更新工具版本的发行说明记录包含 O-RAN 无线电接口 LogiCORE IP 的发行说明和已知问题，包括以下内容：一般信息