vivado

南檐巷上学12 天前
fpga开发·fpga·vivado·fft·快速傅里叶变化
Vivado调用FFT IP核进行数据频谱分析本文进行FFT核调用，对输入的正弦波进行频谱分析。作者想要做一个FPGA音频频谱分析仪，先进行模块测试，测试内容如下：
小狗爱吃黄桃罐头15 天前
vivado·vitis
Ubuntu20.04 安装Xilinx Vitis/Vivado 桌面图标不显示问题https://blog.csdn.net/tau_27/article/details/142142318
FPGA狂飙15 天前
fpga开发·verilog·fpga·vivado·xilinx
传统FPGA开发流程的9大步骤是哪些？FPGA 的传统开发流程，通常被称为 “RTL 到比特流” 的设计流程，是 FPGA 开发中最基础、最核心的步骤。
白码王子小张18 天前
fpga开发·vivado·xilinx·cic滤波器
FPGA实现CIC抽取滤波器CIC（级联积分梳状）滤波器，它是一种高效的多速率信号处理滤波器，是一种无乘法器的线性相位FIR滤波器。常用于数字下变频（DDC）和数字上变频（DUC）中。CIC滤波器的主要优点是不需要乘法器，结构简单，仅由加法器、减法器和寄存器组成。CIC滤波器是FIR滤波器的一种，可以只使用积分器和梳状器来实现，没有了FIR的乘法操作，实现非常的简单并且大大节约了资源。 CIC滤波器有三种工作模式：抽取滤波器（最常用）、插值滤波器和单纯滤波器。
forgeda2 个月前
fpga开发·vivado·lint·eco·静态检查功能
从Vivado集成Lint功能，看FPGA设计的日益ASIC化趋势在2023年发布的Vivado 2023.2版本中，首次集成了静态检查功能(Lint工具)：对RTL设计代码进行分析，并提供违例行为的详细报告，帮助用户在综合之前，尽早发现设计中的潜在问题。
小飞侠学FPGA2 个月前
fpga开发·vivado·dds
VIVADO的IP核 DDS快速使用——生成正弦波，线性调频波本文帮助大家快速配置DDS核，并给出相应的仿真代码观察相应的波形。没有多余的讲解，先用起来再说。产生的正弦波效果如图： 是一个1M的正弦波 对IP核的配置 第一页
通信小小昕3 个月前
ubuntu·vivado·vitis
Ubuntu22.04 安装vitis2023.2 卡在“Generating installed device list“.关于这个问题，xilinx有官方说明，链接原因：问题是 Ubuntu 20.04 缺少 libtinfo.so.5 库。
热爱学习地派大星4 个月前
fpga开发·verilog·vivado·fpga功耗·xpe
Xilinx FPGA功耗评估FPGA功耗作为设计中一个重要环节，经常影响硬件电源设计。XILINX提供XPE作为前期FPGA设计功耗评估工作，本文主要针对工具上的使用和功耗分析展开讲解。
tiantianuser5 个月前
verilog·fpga·vivado·rdma·高速传输
RDMA简介3之四种子协议对比RDMA协议共有四种子协议，分别为InfiniBand、iWARP、RoCE v1和RoCE v2协议。这四种协议使用统一的RDMA API，但在具体的网络层级实现上有所不同，如图1所示，接下来将分别介绍这四种子协议。 图1 RDMA四种子协议网络层级关系图 InfiniBand：InfiniBand是一种专为RDMA设计的网络，其传输层、网络层及链路层均遵循IB协议规范，没有类似以太网的复杂协议交互计算，从硬件级别保证传输可靠，但成本较为高昂，需要使用专用的IB交换机和IB网卡才可以正常路由。 RoCE
巧~·5 个月前
fpga开发·vivado
静态时序分析与约束上图说明reg1到reg2的数据在两个时钟周期内到达即可，可以设置一个多周期约束。Path 是时序分析中非常重要的一个概念，Path就是路径的意思，时序分析一般关注的是时序违例，这些时序违例的路径一般都是由各种path组成的。
迎风打盹儿6 个月前
matlab·ip·vivado·定点数·浮点数
MATLAB仿真定点数转浮点数(对比VIVADO定点转浮点)MATLAB仿真定点数转浮点数定点数可设置位宽，小数位宽；浮点数是单精度浮点数对比VIVADO定点转浮点
巧~·6 个月前
fpga开发·信息与通信·vivado
MicroBlaze软核的开发使用MicroBlaze 是由 Xilinx 开发的一种可配置的 32 位 RISC 软处理器内核。它作为 FPGA 设计中的 IP 核，通过 Vivado 工具进行配置和集成。MicroBlaze 提供了高度的灵活性，允许开发人员根据应用需求调整处理器的功能、性能和资源占用。它是 Xilinx FPGA 嵌入式系统设计的重要组成部分，尤其适用于需要定制化硬件加速或复杂控制逻辑的应用场景。
nanxl16 个月前
fpga开发·verilog·vivado
FPGA-DDS信号发生器FPGA实现的DDS（直接数字频率合成）波形生成器是一种高效、灵活的数字信号生成技术，广泛应用于通信、雷达和测试设备中。其核心原理是通过数字计算生成特定频率的波形。
nanxl16 个月前
fpga开发·verilog·vivado
FPGA-数字时钟用FPGA驱动数码管按照HH-MM-SS的格式显示时间，每秒用串口向上位机发送当前时间，当串口收到@HH:MM:SS，对时间进行校准。由于年月要考虑到大小月，闰年等。为了简单起见，只考虑时分秒。
迎风打盹儿7 个月前
verilog·fpga·vivado·复位
FPGA同步复位、异步复位、异步复位同步释放仿真FPGA同步复位、异步复位、异步复位同步释放仿真xilinx VIVADO仿真行为仿真综合后功能仿真，综合后时序仿真
FPGA狂飙8 个月前
fpga开发·信号处理·verilog·fpga·vivado
快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中。它不仅是20世纪十大算法之一，更是现代通信、音频处理、图像识别的核心引擎。
涛tao讲道9 个月前
接口·fpga·vivado·xilinx·ip核·涛tao讲道·抗单粒子翻转
FPGA的IP核接口引脚含义-快解手册繁琐，怎样快速了解IP核各输入输出接口引脚的含义。不慌不慌，手册确实比较详细但繁琐，如何快速知晓该部分信息，涛tao道长给你们说，简单得很，一般新入门的道友有所不知，往往后面都会根据和FPGA的缘分大小关系或早或晚知道。
迎风打盹儿9 个月前
ip·vivado·vio·采样频率·ila·在线调试
VIVADO ILA IP进阶使用之任意设置ILA的采样频率VIVADO ILA IP进阶使用之任意设置ILA的采样频率VIVADO ILA IP和VIO IP结合使用任意设置ILA的采样频率
迎风打盹儿10 个月前
ip·verilog·fpga·vivado·fifo
VIVADO FIFO (同步和异步) IP 核详细使用配置步骤VIVADO FIFO (同步和异步) IP 核详细使用配置步骤目录前言一、同步FIFO的使用1、配置
十三啊嘞10 个月前
fpga·vivado
Vivado安装System Generator不支持新版Matlab解决方法目录前言：Vivado安装System Generator不支持新版Matlab解决方法前言：本文介绍一下Vivado不支持新版Matlab的解决办法，Vivado只支持最近两年3个版本的Matlab，当前最新版vivado 2018.3只支持2017a,2017b,2018a。