Vivado-IP核

Vivado-IP核

主程序

cpp 复制代码
`timescale 1ns / 1ps
//

//

module ip_clk_wiz(
    input sys_clk,
    input sys_rst_n,
    output clk_out1,
    output clk_out2,
    output clk_out3,
    output clk_out4,
    output locked
    );
     
clk_wiz_0 instance_name
   (
    // Clock out ports
    .clk_out1(clk_out1),     // output clk_out1
    .clk_out2(clk_out2),     // output clk_out2
    .clk_out3(clk_out3),     // output clk_out3
    .clk_out4(clk_out4),     // output clk_out4
    // Status and control signals
    .reset(sys_rst_n), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1(sys_clk));      // input clk_in1 

endmodule

仿真代码

cpp 复制代码
`timescale 1ns / 1ps
//

//
module tb_ip_clk_wiz();

    reg sys_clk   ;
    reg sys_rst_n ;
    wire clk_100M          ;
    wire clk_100M_180de    ;
    wire clk_50M           ;
    wire clk_25M           ;
    wire locked;
    
initial begin
    sys_clk=1'b0;
    sys_rst_n=1'b1;
    #200
    sys_rst_n=1'b0;
end

    always #10 sys_clk=~sys_clk;
    ip_clk_wiz ip_clk_wiz_u(
    .sys_clk(sys_clk),
    .sys_rst_n(sys_rst_n),
    .clk_out1(clk_100M),
    .clk_out2(clk_100M_180de),
    .clk_out3(clk_50M),
    .clk_out4(clk_25M),
    .locked(locked)
    );
endmodule

结果

相关推荐
北城笑笑5 小时前
FPGA 14 ,硬件开发板分类详解,FPGA开发板与普通开发板烧录的区别
fpga开发·fpga
2202_754421545 小时前
一个计算频率的模块
驱动开发·fpga开发
小灰灰的FPGA6 小时前
低速接口项目之串口Uart开发(七)——如何在FPGA项目中实现自适应波特率串口功能
fpga开发
fei_sun1 天前
【Verilog】第一章作业
fpga开发·verilog
深圳市雷龙发展有限公司longsto1 天前
基于FPGA(现场可编程门阵列)的SD NAND图片显示系统是一个复杂的项目,它涉及硬件设计、FPGA编程、SD卡接口、NAND闪存控制以及图像显示等多个方面
fpga开发
9527华安1 天前
FPGA实现PCIE3.0视频采集转10G万兆UDP网络输出,基于XDMA+GTH架构,提供工程源码和技术支持
网络·fpga开发·udp·音视频·xdma·pcie3.0·万兆网
able陈1 天前
为什么verilog中递归函数需要定义为automatic?
fpga开发
fei_sun1 天前
【Verilog】第二章作业
fpga开发·verilog
碎碎思1 天前
如何使用 Vivado 从源码构建 Infinite-ISP FPGA 项目
fpga开发·接口隔离原则
江山如画,佳人北望1 天前
fpga-状态机的设计及应用
fpga开发