使用DSP48乘法器IP生成乘法器multer_27_8_35,行为仿真中,乘法结果返回时间不同

使用Vivido中的乘法器IP,生成乘法器multer_27_8_35,

输入A位宽为27

输入B位宽为8

输出P位宽为35

发现返回数据的时序与时钟上升沿不严格对齐,具体代码如下:

cpp 复制代码
    multer_27_8_35 cnv1_Mulm0 (
        .CLK(w_clk),  // input wire CLK
        .A(fea_add_bias),      // input wire [26 : 0] A
        .B(m0),      // input wire [7 : 0] B
        .P(mul_m0)      // output wire [34 : 0] P
    );
    //  stage3 移位降低位宽 进行relu激活
    assign  shift_mul = mul_m0[21:14]   ;
cpp 复制代码
输入 fea_add_bias 的仿真结果
cpp 复制代码
输入 m0 的仿真结果
cpp 复制代码
输出 mul_m0 的仿真结果
cpp 复制代码
输出 mul_m0 的仿真结果
cpp 复制代码
猜测原因:是由于multer_27_8_35使用的两个DSP48乘法器,返回数据的时间不同

解决方法:

cpp 复制代码
将 
assign  shift_mul = mul_m0[21:14]   ; 
修改为时序逻辑
always @(posedge w_clk or negedge nw_rst) begin
   if (!nw_rst) begin                                 
       shift_mul       <=     8'b0  ;
   end
   else begin
       shift_mul       <=      mul_m0[21:14]   ;
   end
end

修改后仿真结果

相关推荐
Cao12345678932136 分钟前
FPGA基础之基础语法
fpga开发
一大Cpp1 小时前
通过Quartus II实现Nios II编程
fpga开发
7yewh2 小时前
Verilog 语法 (二)
fpga开发
边缘计算社区14 小时前
FPGA与边缘AI:计算革命的前沿力量
人工智能·fpga开发
S&Z346314 小时前
[官方IP] Shift RAM
网络协议·tcp/ip·fpga开发
S&Z346317 小时前
[FPGA Video IP] Video Processing Subsystem
网络协议·tcp/ip·fpga开发·video
FPGA_Linuxer1 天前
FPGA 100G UDP纯逻辑协议栈
网络协议·fpga开发·udp
Terasic友晶科技1 天前
第13篇:Linux程序访问控制FPGA端Switch<二>
fpga开发·嵌入式系统·de1-soc开发板
cjie2212 天前
FWFT_FIFO和Standard_FIFO对比仿真
fpga开发
9527华安2 天前
国产紫光同创FPGA实现SDI视频编解码,基于HSSTHP高速接口,提供3套工程源码和技术支持
fpga开发·紫光同创·sdi·高速接口·hssthp