FPGA实验6: 有时钟使能两位十进制计数器的设计

一、实验目的与要求

1.. 熟练掌握使用原理图设计较复杂电路;

  1. 学习原理图设计中总线的表示以及使用方法。

二、实验原理

运用Quartus II 集成环境下的图形设计方法设计有时钟使能的两位十进制计数器。进行波形仿真和分析、引脚分配并下载到实验设备上进行功能测试。

三、实验内容

注意事项:如果输出端口使用总线类型,要先选定线形,线型,再画总线。总线的命名原则形如:q[7..0],表示q为一条8位宽的总线。总线中的某一根信号线用q[1]、q[2]等形式表示,线型为单根信号线。如图9-1。总线和单根信号线的命名方法都是用鼠标左键点中,当信号线变为蓝色时,直接用键盘输入信号线的名字;修改时,双击信号线名字既可以更改。注意一定不能使用图9-2中的文字输入工具进行信号线的命名!

相关推荐
北京青翼科技14 小时前
【PCIE044】基于复旦微 JFM7VX690T 的全国产化 FPGA 开发套件
图像处理·人工智能·fpga开发·信号处理·智能硬件
崇子嵘15 小时前
复杂可乐机(野火升腾拓展)
fpga开发
HAPPY酷16 小时前
DDR 压测与系统验证知识全集
arm开发·驱动开发·fpga开发·硬件架构·硬件工程·dsp开发·基带工程
Aaron158816 小时前
基于FPGA实现卷积方法比较分析
arm开发·算法·fpga开发·硬件架构·硬件工程·射频工程·基带工程
Terasic友晶科技17 小时前
DE10-Nano的HDMI方块移动案例——显示器时序(DMT)标准介绍
fpga开发·计算机外设·hdmi·显示器时序·dmt
search717 小时前
芯片-IP集成
fpga开发
9527华安18 小时前
紫光同创FPGA实现 TCP/IP 协议栈,千兆网服务器版本,提供5套工程源码和技术支持
服务器·tcp/ip·fpga开发
Terasic友晶科技18 小时前
【答疑解惑】如何临时解决带Nios II的FPGA设计在测试时遇到time_limited文件导致elf下载不了的问题
fpga开发·nios ii·quartus lite·opencore plus·time_limited
FPGA_小田老师18 小时前
AXI_DMA IP核实战:24路并行数据高速存储方案
fpga开发·axi_dma·adc采样并行数据存储·高速并行数据存储
崇子嵘19 小时前
为什么需要“输出锁存”
fpga开发