篇7：扫描的接力赛------栅极驱动与逐行扫描逻辑
前面两篇我们重点拆解了源极驱动------那个负责把数字灰阶变成模拟电压的"千手观音"。但源极驱动再厉害，如果没有栅极驱动的配合，数据也进不了像素。
栅极驱动看似简单：不就是逐行输出一个高电平脉冲吗？但当你深挖进去，会发现VGH/VGL的产生、GOA技术、预充电、电荷分享......每一个细节都可能成为点亮屏幕的"拦路虎"。
这一篇，我们把栅极驱动彻底说透。
一、栅极驱动的核心任务：逐行打开TFT
回顾篇2的像素电路：每个像素的TFT栅极都连接到同一行的一条公共扫描线（Gate Line）。栅极驱动的职责就是：
- 逐行输出高电平脉冲（Vgh） ，打开对应行的所有TFT
- 在脉冲期间，源极驱动将数据电压写入该行像素
- 脉冲结束后输出低电平（Vgl），关断TFT，像素电压被锁存
简单比喻 ：栅极驱动就像运动会上的发令员------每一行是一组运动员（TFT），发令员逐行喊"预备→跑"（Vgh脉冲），这组运动员就打开"门"，让数据冲进去。然后发令员喊"停"（Vgl），门关上，等待下一轮。
二、栅极驱动的内部结构：移位寄存器核心
2.1 传统栅极驱动IC
传统栅极驱动IC（常以COF或COG形式绑定在面板上）内部核心是一个 移位寄存器 ：
- 输入信号 ：
- STV （Start Pulse Vertical，垂直起始脉冲）：一帧开始的触发信号
- CPV （Clock Pulse Vertical，垂直时钟脉冲）：移位时钟，每个上升沿（或下降沿）将高电平移向下一级
- OE （Output Enable，输出使能）：控制输出脉冲的宽度
- Vgh / Vgl ：外部提供的高电平和低电平电压
- 工作原理 ：
- STV到达第一级，第一级输出Vgh
- 每个CPV到来，高电平向右（或向下）移一位
- OE信号将每级的输出"与"上一个窄脉冲，形成精确宽度的栅极脉冲
时序图简化 ：
text
STV ──┐ ┌─────
└─────┘
CPV ──┐ ┐ ┐ ┐
└──┴──┴──┴──
Gate1 ──┐ ┌──
└───────┘
Gate2 ── ┐ ┌──
└───────┘
OE ───────┐ ┐ ┐ ┐
└──┴──┴──┘2.2 GOA技术：把移位寄存器做到玻璃上
GOA（Gate on Array） 是当前主流技术（尤其是手机、笔记本屏）。它将移位寄存器的TFT电路直接制作在玻璃基板的左右边缘，取代外接的栅极驱动IC。
优点 ：
- 省去栅极驱动IC的物料和绑定成本
- 可实现更窄的下边框（因为不需要留出IC绑定区域）
- 减少外部连接，提高可靠性
缺点 ：
- 占用左右边框宽度（每侧约1~2mm）
- 对TFT一致性要求极高：一个GOA单元失效可能导致整行不亮或后续所有行错乱
- 修复几乎不可能（坏了就报废）
GOA电路的基本结构 （以常见的8T1C为例）：
- 上拉TFT（Pull-up）：负责输出Vgh
- 下拉TFT（Pull-down）：负责将输出拉低到Vgl
- 自举电容（Bootstrap Capacitor）：将控制节点电压抬升到高于Vgh，确保上拉TFT充分导通
- 多个时钟（通常2相或4相）避免竞争
工程提示 ：如果你拿到的屏规格书上没有列出栅极驱动IC型号，却标注了"GOA"或"GIP（Gate in Panel）"，说明采用了GOA。驱动这类屏时，必须严格按照时序要求提供STV、CPV和OE，任何偏移都可能导致扫描异常（如重影、缺行）。
三、Vgh与Vgl：为什么栅极需要正负双电压？
3.1 Vgh：让TFT完全导通
TFT的阈值电压（Vth）通常在13V。为了让TFT进入线性区（低导通电阻），栅极电压需要比源极高至少Vth + 过驱电压。对于非晶硅TFT，Vgh通常取 15-30V。
如果Vgh不足 ：TFT导通电阻增大，像素充电时间常数τ = R_on × C_pixel 变大。在固定的行选通时间内，像素电压可能充不到目标值，导致：
- 亮度偏暗
- 水平方向亮度渐变（靠近源极驱动端亮，远端暗）
- 灰阶不准确
3.2 Vgl：彻底关断TFT
当一行扫描结束后，栅极电压必须足够低，确保TFT进入 截止区 ，漏电流极小。非晶硅TFT的关态电流对栅极负压非常敏感，Vgl通常取 -5~-10V 。
如果Vgl不够负 ：TFT关不严，像素电荷通过TFT泄漏到数据线或其他路径，导致：
- 亮度下降（保持不住电压）
- 串扰（相邻像素互相影响）
- 闪烁（电压波动）
3.3 Vgh/Vgl的产生：电荷泵
栅极驱动IC本身不产生Vgh/Vgl，而是由外部PMIC 或DDIC内部的电荷泵从较低电压（如3.3V）升压/反压得到。电荷泵的基本原理：
- 升压（Vgh） ：用开关电容倍压，例如3.3V → 6.6V → 13.2V → 26.4V（多级串联）
- 反压（Vgl） ：用电容翻转极性，例如3.3V → -3.3V → -6.6V（级联）
踩坑预警 ：如果你用FPGA开发板直接驱动屏幕，必须确保开发板能提供Vgh和Vgl。很多FPGA开发板只有3.3V和1.8V，无法直接驱动屏幕。你需要外接一个PMIC模块（如TPS65185）或自己用电荷泵芯片产生。
四、栅极时序的精细控制
4.1 栅极脉冲宽度（Gate Pulse Width）
栅极脉冲宽度决定了每行TFT的导通时间。这个时间必须满足：
Tgate≥Tsetup+Tcharge：源极驱动输出电压建立时间（从数据锁存到数据线稳定）
- T_charge ：像素电容充电时间 ≈ 若干倍R_on×C_pixel
典型值 ：对于60Hz、1080p的屏，一行时间约15.4μs。栅极脉冲宽度通常取 行时间减去消隐 ，即约10~14μs。
如果脉冲太窄 ：充电不足，亮度变暗、不均匀。
如果脉冲太宽 ：可能会与下一行的数据发生冲突（当上一行TFT还未完全关断时，下一行的数据已经出现在数据线上，导致串扰）。
4.2 OE的作用：精确控制脉冲宽度
移位寄存器产生的输出是一个完整的行周期（高电平从CPV上升沿保持到下一级被触发）。但实际需要的脉冲宽度通常小于行周期。OE信号通过与门将输出截断：
- OE为高电平时，栅极输出被强制拉低
- 只有在OE为低电平时，移位寄存器的输出才能传到栅极
因此，通过调整OE的低电平宽度，就可以精确控制栅极脉冲宽度。
时序关系 ：
- STV触发第一级
- 第一个CPV上升沿后，第一级输出变高
- OE低电平期间，第一级输出实际为高
- OE变高后，输出被拉低（即使移位寄存器的输出仍然为高）
4.3 栅极输出波形异常排查
用示波器测量栅极驱动输出（通常在屏的FPC上可以找到测试点），常见问题：
| 现象 | 可能原因 |
|---|---|
| 某行没有脉冲 | 该行GOA单元损坏或绑定开路 |
| 脉冲幅度不足（<15V） | Vgh供电不足或电荷泵故障 |
| 脉冲拖尾（下降沿缓） | 下拉TFT能力弱或Vgl阻抗过高 |
| 相邻行脉冲重叠 | OE信号缺失或CPV频率过高 |
| 脉冲抖动 | 时钟信号不干净（地弹、串扰） |
五、预充电（Pre-charge）：解决远端充电不足
在高分辨率或大尺寸面板中，数据线很长（可达30~50cm），寄生电容大。如果仅靠源极驱动在行选通时间内对像素充电，远端像素可能无法在指定时间内达到目标电压。
预充电技术 ：在栅极脉冲到来之前，先短暂导通一个"预充电TFT"，将数据线预先充到一个中间电压（比如Vcom或上一行电压），减少正式充电时的电压跳变幅度。
实现方式 ：
- 在栅极驱动IC内部增加预充电输出引脚，提前一小段时间（如1~2μs）输出一个窄脉冲
- 或者使用专用的预充电开关，连接所有数据线到Vcom
效果 ：充电时间可缩短30%~50%，尤其适用于高分辨率（4K/8K）和高刷新率（120Hz以上）的屏幕。
六、电荷分享（Charge Sharing）在栅极侧的应用
上一篇我们讲了源极驱动的电荷分享。栅极侧也有类似技术，用于降低功耗：
- 当一行扫描结束时，栅极电压需要从Vgh跳到Vgl
- 这个跳变会通过寄生电容Cgd耦合到像素电极，引起电压波动（馈通效应）
- 为了减少这种耦合，可以让栅极电压在跳变前先短暂短路到中间电平（如GND）
但在实际产品中 ，栅极电荷分享不如源极侧普遍，因为栅极跳变频率低（一行一次），功耗占比小。不过在大尺寸电视中，仍然有应用。
七、GOA的常见故障模式
如果你调试的屏幕采用了GOA，并且出现以下现象，大概率是GOA电路出了问题：
| 现象 | 故障分析 |
|---|---|
| 某一行不亮，后续所有行都正常 | 该行GOA单元输出开路（TFT损坏或线断），但移位仍在继续 |
| 某一行不亮，后续所有行也不亮 | 该行GOA单元同时负责传递时钟或复位信号，失效导致链条中断 |
| 画面整体下移或上移 | STV时序错误，起始脉冲没有正确进入第一级 |
| 从某一行开始出现重影 | 下拉TFT失效，前一行未完全关断 |
| 屏幕上半部分正常，下半部分闪烁 | Vgl在长距离传输中衰减，远端下拉能力不足 |
调试建议 ：GOA的故障很难通过外部信号修复（因为电路做在玻璃上）。但如果怀疑是时序问题，可以尝试微调STV、CPV、OE的相对相位。有些GOA设计对时钟占空比非常敏感（要求45%~55%）。
八、栅极驱动的多相时钟
在大尺寸或高刷新率面板中，单一时钟（CPV）可能无法满足高速移位需求。 多相时钟 （如2相、4相）可以降低每相时钟的频率，同时保持相同的移位速度。
4相时钟示例 ：
- CLK1, CLK2, CLK3, CLK4依次相位差90°
- 每级GOA单元使用两个或三个时钟组合
- 优点：降低峰值电流，减少EMI，提高可靠性
工程提示 ：如果你的FPGA驱动代码支持多相时钟，务必查阅规格书中的GOA时序图，确认每个时钟的上升沿/下降沿对应关系。接错顺序会导致扫描顺序错乱。
九、栅极驱动的功耗分析
虽然栅极驱动只负责开关，不直接驱动大电容负载，但它的功耗也不可忽视：
- 动态功耗 ：每行扫描时，栅极线电容（C_gate）被充电到Vgh，然后放电到Vgl。功耗 = C_gate × Vgh² × 行数 × 刷新率。
- 每行栅极线电容约几十pF，Vgh=25V，行数=1080，刷新率=60Hz
- P ≈ 50pF × 625 × 1080 × 60 ≈ 2mW（仅一条栅极线？这里需要重算，实际C_gate是整条线的电容，通常100-300pF，乘以Vgh²=625，再乘以1080×60≈64.8k，P≈0.1W-0.3W）
- 静态功耗 ：电荷泵的漏电流、电平移位器的静态电流
总功耗通常在0.5W以内，远小于源极驱动和背光。
十、☕ 工程师私房话
面试题：为什么栅极驱动不用CMOS而用单n沟道TFT？
答案 ：在GOA中，为了节省面积和简化工艺，通常只使用n沟道TFT（非晶硅或多晶硅）。p沟道TFT需要额外的掺杂和更大的面积，性能也不如n沟道。因此GOA电路设计会尽量避免使用p沟道，通过自举和多个时钟来实现类似CMOS的逻辑功能。
调试技巧：如何判断Vgl是否足够负？
用一个万用表或示波器测量栅极输出的低电平。如果低电平高于0V（比如+1V），说明Vgl没有正确产生或传输。还可以观察屏幕在显示静态图案时是否有明显的亮度衰减（像素电荷泄漏）。简单测试：显示一个全白画面，几秒钟后快速切换到全黑，如果能看到之前白色的残影，说明TFT关态漏电流过大（Vgl不够负）。
冷知识：为什么有些屏的栅极驱动在左右两侧都有？
大尺寸面板（如电视）为了确保栅极脉冲从两端同时驱动，会在玻璃左右两侧都制作GOA电路，或者在两端各绑定一个栅极驱动IC。这样可以减少栅极脉冲从一端传到另一端的延迟（RC延迟）。否则，远端的TFT会比近端的晚几微秒导通，造成亮度不均匀。