vivado 创建时间约束2

5.单击"下一步"继续。

主要时钟约束已添加到设计中。接下来,向导会寻找

无约束生成时钟。生成的时钟来源于

FPGA结构。一个很好的例子是用于创建分频时钟的二进制计数器。

在此设计中,向导确定不存在不受约束的生成时钟。

6.单击"下一步"继续。

接下来,向导会查找转发的时钟。转发时钟是在

FPGA的主输出端口。这些通常用于源同步总线

当捕获时钟与数据一起行进时。

向导已确定设计中没有不受约束的转发时钟。

7.单击"下一步"继续。

接下来,向导将查找外部反馈延迟。外部MMCM或PLL反馈延迟

FPGA用于计算定时报告中的时钟延迟补偿。

向导在设计中没有发现任何无约束的MMCM外部反馈延迟。

8.单击"下一步"继续。

接下来,向导将查看输入延迟。下图显示了输入延迟页面

定时约束向导。该页有三个部分。

在A部分中,您可以在

设计。在此表中,您可以选择要用于约束的计时模板

输入。

在B节中,您将提供模板的延迟值。本节内容会根据具体情况而变化

在A节中选择的模板上。

在C节中,有三个选项卡:

•Tcl命令预览:预览将用于约束的Tcl命令

设计。

•现有设置输入延迟约束:显示存在于

设计。

•波形:显示与模板关联的波形。

接下来,根据下表填写表格。

9.单击时钟列标题,按时钟名称的字母顺序对表进行排序。

10.在A部分中选择模板,在B部分中输入值,并观察Tcl

命令、现有输入延迟和C部分中的模板特定波形。

11.通过取消勾选该框,跳过下表所示的前四个约束

约束的左侧。在这种特殊情况下,您从

GTPRESET_IN端口稍后,因为它是设计内部同步的异步复位信号。

下表中的彩色行块可以同时输入到

"时间限制"向导的"输入延迟"页面,如下图所示

通过在向导中选择多行(使用Shift或Ctrl按钮并单击以选择

多行),然后一次性输入值。一些输入相对于

虚拟时钟,因为它们是由内部生成的具有波形的时钟捕获的

与董事会时钟不同。在这种情况下,向导将创建一个具有相同功能的虚拟时钟

频率和波形作为内部时钟,并建议相对于

虚拟时钟。

下表以阴影表示可以在此输入哪些信号组

方式。

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