【芯片封测学习专栏 -- 2D | 2.5D | 3D 封装的区别和联系】

文章目录

Overview
- 线键合（wire-bonding）封装
- FOWLP
- 2D封装
- [2.5D 封装](#2.5D 封装)
- - 硅通孔(TSV)
  - 硅中介层无TSV的2.5D
- 3D封装

Overview

我们先要了解一下，什么是芯片的"封装"。芯片从设计到生产再到消费者手中是个极其复杂的过程，设计公司做完逻辑和物理设计，将最终设计结果交给芯片代工厂。代工厂经过无数复杂的流程，最终会在一块大的晶圆上做出许许多多的小芯片。而这一个个的小芯片，则被称为"die "。为什么要叫这么一个不吉利的名字？有一种说法是说，早期芯片生产工艺水平不足，切割出的芯片良品率很低，经常就"die "了，因此，工程师们才给它取了这么一个自嘲的名字。而从这个"小道消息"中，各位读者应该能意识到，die非常非常脆弱，因此不能直接使用，需要再给它加上一层保护壳，而这个过程，就叫做"封装"。简单点说，封装技术需要将 die 固定在基板（substrate）上，然后将die上的引脚连接到芯片外壳的引脚上。

电子集成技术分为三个层次:

芯片上的集成;
封装内的集成;
PCB板级集成，其代表技术分别为SoC，SiP和PCB（也可以称为SoP或者SoB）。

芯片上的集成主要以2D为主，晶体管以平铺的形式集成于晶圆平面；同样，PCB上的集成也是以2D为主，电子元器件平铺安装在PCB表面，因此，二者都属于2D集成。而针对于封装内的集成，情况就要复杂的多。

电子集成技术分类的两个重要判据：

物理结构;
电气连接( 电气互连)。

目前先进封装中按照主流可分为2D封装、2.5D封装、3D封装三种类型:

在介绍 2D 封装前，我们先看下以前常用的封装方法：线键合（wire-bonding）封装和 FOWLP。

线键合（wire-bonding）封装

最基础的封装工艺即为：引线键合 （wire-bonding）封装，其整体上十分简单，就是把die正面朝上固定到基板之上，再用导线，将die的引脚和基板连接（称之为'键合 '），最后把整个芯片封装起来，密封用的材料有塑料，陶瓷等。这种封装技术的优点是生产工艺相对简单，成本较低；缺点是封装完的芯片尺寸比 die 的尺寸大许多，且芯片管脚数受限。

FOWLP

之后，随着技术的进步，又出现了"倒装 "，即将die的正面朝下，提前做好焊点的技术，倒装的应用使得封装尺寸和芯片接近，并且有更多的引脚，但是随着芯片功能越来越多，I/O数量急剧增加，传统的封装已经难以满足要求。后来据此还衍生出了 Fan-Out WLP（Wafer Level Packages） ，也叫FOWLP技术 ，但是文章篇幅有限，有兴趣的读者可以自行了解。

上文中所言都是单独die的封装，一颗完整的现代芯片，单个die是远远不够的，需要将多个die封装在一起，而这之中的封装方式便是2D，2.5D，3D封装。

2D封装

2D 封装 是指在 基板(substrate) 的表面水平安装所有芯片和无源器件的集成方式。以基板 (Substrate) 上表面的左下角 为原点，基板上表面所处的平面为XY平面，基板法线为Z轴，创建坐标系。

物理结构 ：所有芯片和无源器件均安装在基板平面，芯片和无源器件和 XY 平面直接接触，基板上的布线和过孔均位于 XY 平面下方；
电气连接：均需要通过基板（除了极少数通过键合线直接连接的键合点）

台积电在2017年 开发的InFO技术 。InFO技术与大多数封装厂的Fan-out类似，可以理解为多个芯片Fan-out工艺的集成，主要区别在于去掉了silicon interposer ，使用一些RDL层进行串连 （2016年推出的iPhone7中的A10处理器，采用台积电16nm FinFET工艺以及InFO技术）。

2.5D 封装

2.5D 和3D 最本质的区别是 ：2.5D有中介层 interposer, 3D没有 interposer层面。

物理结构 ：芯片堆叠或并排放置在具有TSV的中介层（interposer）上，中介层提供芯片之间的连接性。
电气连接 ：通过中介层上的微型凸点（micro-bumps）和TSV实现电气互连。
特点：集成度较高，可以提供更高的I/O密度和更低的传输延迟，但相比3D封装，其垂直堆叠的芯片数量较少。

硅通孔(TSV)

硅通孔（Through Silicon Vias，简称TSV）是一种在硅晶圆(而不是基板或PCB上)上制作垂直贯通的微小通孔，并在通孔中填充导电材料，实现芯片内部不同层面之间的电气连接的技术 。这种技术能够显著提高芯片内部的互连密度，降低信号传输延迟，提高系统的整体性能。TSV技术广泛应用于存储器、处理器、图像传感器等高性能芯片中，尤其是在3D IC封装中具有重要应用。

硅中介层无TSV的2.5D

硅中介层无TSV的2.5D集成的结构一般如下图所示，有一颗面积较大的裸芯片直接安装在基板上，该芯片和基板的连接可以采用Bond Wire 或者Flip Chip 两种方式，大芯片上方由于面积较大，可以安装多个较小的裸芯片，但小芯片无法直接连接到基板，所以需要插入一块中介层（Interposer），在中介层上方安装多个裸芯片，中介层上有RDL布线，可将芯片的信号引出到中介层的边沿，然后通过Bond Wire连接到基板。这类中介层通常不需要TSV，只需要通过Interposer上表面的布线进行电气互连，Interposer采用Bond Wire和封装基板连接。

3D封装

实现在3D封装的关键技术就是TSV硅通孔技术。简单来讲，TSV技术通过在芯片与芯片之间、晶圆和晶圆之间制作垂直导通，通过导电物质的填充实现硅通孔的垂直电气互联，它是目前唯一能实现垂直电互联的技术。

这种技术看上去十分完美，但是难度太高，成本太大。试想一下，在又薄又脆弱的玻璃片上打很多通孔，再把这些经过处理之后更加脆弱的芯片垒成"摩天大楼"，听着就十分困难。因此，TSV技术在1958年被威廉·肖特基(William Shockley)第一次申请专利之后，直到40多年后的21世纪才逐渐走向商用：

2000 年，日本分别率先研发出第一款三层堆叠的图像传感器和三层堆叠的存储器件；
2005 年，10 层堆叠的存储芯片被研制出来；
2007 年集成 TSV 的 CIS 芯片由 Toshiba 公司量产商用，同年 ST Microelectronics 和 Toshiba 一起推出 8 层堆叠的 NAND 闪存芯片；
2013 年第一款 HBM 存储芯片由韩国 Hynix 推出；
2015 年，第一款集成 HBM 的 GPU 由 AMD 推出。

3D集成和2.5D集成的主要区别在于：

2.5D 集成是在中介层Interposer上进行布线和打孔；
3D 集成是直接在芯片上打孔 （TSV）和布线（RDL），电气连接上下层芯片。

物理结构：所有芯片和无源器件均位于XY平面上方，芯片堆叠在一起，在XY平面的上方有穿过芯片的TSV，在XY平面的下方有基板的布线和过孔。

电气连接：通过TSV和RDL将芯片直接电气连接

3D 集成大多数应用在同类芯片堆叠中 ，多个相同的芯片垂直堆叠在一起，通过穿过芯片堆叠的TSV互连，如下图所示。同类芯片集成大多应用在存储器集成中，例如DRAM Stack，FLASH Stack等。

不同类芯片的3D集成中 ，一般是将两种不同的芯片垂直堆叠，并通过TSV电气连接在一起，并和下方的基板互连，有时候需要在芯片表面制作RDL来连接上下层的TSV。

https://qixin.blog.csdn.net/article/details/143183140

https://www.ab-sm.com/a/23456