xilinx FPGA 平台实现数字信号 -- 低通滤波

xilinx FPGA 平台实现低通滤波效果:

  1. 生成一个10KHZ 叠加上100KHZ的信号,定义成data_all
  2. 使用1MHZ 采样频率,采取data_all 信号1024个点
  3. 试用低通滤波器 滤除100KHZ的信号,恢复出10KHZ信号

以下是matlab中实现:

matlab 复制代码
clc;
clear all;

FS = 1000000; 
N = 1024;
n = 1:1024;
t = 1/FS * n;

A1=1;
P1=0;
F1=10000;

A2=1;
P2=0;
F2=100000;

data1 = A1 * sin(2 *pi * t * F1) ;
data2 = A2 * sin(2 *pi * t * F2) ;

data_all = data1 + data2;

fix_data = fix(data_all/2 * (2^15-1) + (2^15-1));

%%%%%%%%%%%%%%%%%%%%%%生成dat文件%%%%%%%%%%%%%%%%%%%%%%%%%%%%%
fid = fopen("fix_data.dat",'w');

for i=1:N 
    fprintf(fid,"%x\n",fix_data(i));
end

fclose(fid);

%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%

subplot (511);
plot(data1);

subplot (512);
plot(data2);

subplot (513);
plot(data_all);

a = 50000 * 2 /FS;
b = fir1(50,a,'low');
subplot (514);
stem(b);

data_f = filter(b,1,data_all);
subplot (515);
plot(data_f);

在FPGA中实现fir低通滤波的效果:

1.matlab 产生的 data_all 信号的 dat文件

2.FPGA中的RAM 存储 这个dat文件数据

3.配置 fir IP 核,加载 matlab 产生的 滤波系数

a.matlab 输入 fdatool 出现 滤波器 设置窗口,如下图

b. 设置好,可以看到下图在50k左边几乎是没有衰减的,右边频率经过 -40db的衰减。100倍的衰减,20db代表10倍衰减。

c. 送入 fir IP 数据都是 整数,没有小数,所以需要设置 下图参数为定点数,小数设置为0

d.生成 xilinx 平台需要的 coe 文件


4.仿真

使用vivado 仿真效果:上图是data_all 信号

下图是滤波后波形:

1.发现相位和data_all信号有偏差,相位是随机的,没有办法调整;

2.前50周期空窗期,没有意义,与滤波器阶数有关;

  1. 需要注意 fir IP 会对输入信号增益放大到一定倍数,所以最后IP核出来的数据需要缩小相应倍数
相关推荐
梦梦梦梦子~39 分钟前
FPGA 串口与HC05蓝牙模块通信
fpga开发
Jack153027682795 小时前
高性能、低成本立体声音频模数转换器—— GC1808,支持掉电和时钟检测低功耗模式
单片机·嵌入式硬件·fpga开发·制造·蓝牙·家庭影院·麦克风阵列处理器
博览鸿蒙11 小时前
FPGA工程师成长四阶段
fpga开发
北城笑笑1 天前
FPGA 21 ,深入理解 Verilog 中的基数,以及二进制数与十进制数之间的关系( Verilog中的基数 )
fpga开发·fpga
Terasic友晶科技2 天前
第20篇 基于ARM A9处理器用汇编语言实现中断<二>
fpga开发·汇编语言·中断·de1-soc开发板
ThreeYear_s2 天前
OFDM接收机学习-第二章 符号同步模块FPGA的实现
学习·fpga开发
FPGA的花路3 天前
基于FPGA的多功能数字钟设计
fpga开发·多功能时钟
移知3 天前
备战春招—FPGA 2024年的面试题库
fpga开发·面试·职场和发展
超能力MAX3 天前
FPGA车牌识别
fpga开发