数字IC后端培训教程| 芯片后端实战项目中base layer drc violation解析

今天分享一个咱们社区IC后端训练营学员遇到的一个经典DRC案例。这个DRC Violation的名字为PP.S.9(这里的PP就是Plus P+)。这一层是属于管子的base layer。更多关于base layer的介绍,可以查看下面这份教程。

https://alidocs.dingtalk.com/api/doc/transit?spaceId=5094368790\&dentryId=48054699210\&corpId=dingcd9df953ab4a15574ac5d6980864d335

这个DRC Violation具体信息如下图所示。根据这里的提示,我们知道这是报PP的spacing必须大于0.25um。

数字IC后端手把手实战教程 | Innovus verify_drc VIA1 DRC Violation解析及脚本自动化修复方案

通过这个DRC的类型,我们可以去design manual中去阅读具体的描述以及对应的图解,具体如下图所示。


数字IC后端物理验证PV | TSMC 12nm Calibre Base Layer DRC案例解析

在calibre中分析DRC时,我们一定要把108层的PR boundary这层打开,这一层我们可以很清晰看到所有cell的边界。经过分析我们发现这个DRC Violation所在的位置为memory的边界处,而且我们发现两个memory的边界是完全贴在一起的,即这两个memory是完全abut在一起的,没有任何的间距。

通过这个案例,我们再次提醒两个要点:

1)memory之间的最小间距必须大于等于1,一般建议预留2um(避免base layer的DRC)。

  1. 类似这种floorplan或powerplan相关base layer的DRC一定要在做完floorplan或powerplan后就必须做检查,否则后续需要返工。
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