数字IC设计综合入门

数字IC设计综合入门
- 目录
- [1. 什么是数字IC综合？](#1. 什么是数字IC综合？)
- [2. 综合EDA工具简介](#2. 综合EDA工具简介)
- [3. 综合的输入文件 (Inputs)](#3. 综合的输入文件 (Inputs))
  - [3.1 RTL代码 (Verilog/VHDL)](#3.1 RTL代码 (Verilog/VHDL))
  - [3.2 工艺库文件 (Technology Library)](#3.2 工艺库文件 (Technology Library))
  - [3.3 设计约束文件 (SDC)](#3.3 设计约束文件 (SDC))
- [4. 综合的核心流程](#4. 综合的核心流程)
  - [4.1 读入与链接 (Read & Link)](#4.1 读入与链接 (Read & Link))
  - [4.1.1 如何读入多个Verilog文件](#4.1.1 如何读入多个Verilog文件)
  - [4.2 设定约束 (Apply Constraints)](#4.2 设定约束 (Apply Constraints))
  - [4.3 编译与优化 (Compile & Optimize)](#4.3 编译与优化 (Compile & Optimize))
  - [4.4 报告生成 (Reporting)](#4.4 报告生成 (Reporting))
  - [4.5 验证环境设置 (Verifying the Setup)](#4.5 验证环境设置 (Verifying the Setup))
- [5. 综合的输出文件 (Outputs)](#5. 综合的输出文件 (Outputs))
- [6. 实战案例：4位加法器综合](#6. 实战案例：4位加法器综合)
  - [6.1 设计文件 (adder.v)](#6.1 设计文件 (adder.v))
  - [6.2 约束文件 (adder.sdc)](#6.2 约束文件 (adder.sdc))
  - [6.3 综合脚本 (run_dc.tcl)](#6.3 综合脚本 (run_dc.tcl))
  - [6.4 运行与分析](#6.4 运行与分析)
- [7. 总结](#7. 总结)

1. 什么是数字IC综合？

数字集成电路综合 (Digital IC Synthesis) 是将高层次的硬件描述语言（HDL），如Verilog或VHDL，自动转换为门级网表（Gate-Level Netlist）的过程。这个过程是连接抽象设计与物理实现的桥梁。

在IC设计流程中的位置: 它位于功能仿真（RTL Simulation）之后，布局布线（Place & Route）之前。

RTL设计 -> 功能仿真 -> 综合 -> 布局布线 -> 后仿真与验证
综合的核心目标: 在满足设计约束（如时序、面积、功耗）的前提下，生成一个最优的门级电路实现。
主要的目标 通过使用综合工具来实现将rtl转化为门级网表并进行优化处理
- 首先要将rtl代码进行读入
- 之后还要加载工艺库和约束
- 设置约束constraints也即是con文件
- 之后就是将rtl代码转化为门级网表
- 产生时序检查等报告
- 分析并对代码进行优化处理
- 产生netlist文件
synthesis = translation + logic optimization + gate mapping
主要的延迟
- 单元延迟 cell delay
- 线延迟通过使用线负载模型来进行建模
dc基础操作
- 打开可视化界面 design_vision
- 打开shell界面 dc_shell
- 批处理 dc_shell -topo -f run.tcl |tee -i run.log
rtl synthesis flow
- 加载rlt代码和工艺库数据
  - rlt files
  - setup file
- 添加设计的约束
  - constraints file
- 对设计进行综合
- 分析设计
- 写出设计数据

2. 综合EDA工具简介

业界主流的综合工具主要有两款：

Synopsys Design Compiler (DC): 业界应用最广泛的综合工具，通常简称为DC。
Cadence Genus Synthesis Solution: Cadence公司的综合工具。

本文将主要以 Synopsys DC 为例进行讲解。

3. 综合的输入文件 (Inputs)

综合过程如同一个精密的工厂，需要三种关键的原材料。缺少任何一种，都无法产出合格的产品。

3.1 RTL代码 (Verilog/VHDL)

这是设计的蓝图，描述了电路要做什么（What），而不是它由什么构成（How）。

角色: 定义电路的逻辑功能和算法。
格式 : 通常是 .v (Verilog) 或 .vhd (VHDL) 文件。
核心要求 : 可综合性 (Synthesizability)。综合工具需要将代码中的描述一一对应到硬件电路上。

可综合代码 vs. 不可综合代码

特性	可综合示例 (会被转换为硬件)	不可综合示例 (仅用于仿真)
时序控制	`always @(posedge clk)`	`initial begin #10 a = 1; end`
解释	描述了一个由时钟边沿触发的寄存器。	`#10` 这样的绝对时间延迟在物理电路中不存在。
赋值方式	`always @(posedge clk) q <= d;`	`assign q = d;` (组合逻辑)
解释	`reg` 可以是时序或组合逻辑，但 `real` 类型无法直接映射为逻辑门。
系统任务	(无)	`$display("Time: %t", $time);`
解释	`$display`, `$monitor`, `$finish` 等是仿真器的指令，用于调试，不是硬件的一部分。

常见RTL编码陷阱:

产生锁存器 (Latch) : 在组合逻辑的 always 块中，如果 if 或 case 语句没有完全覆盖所有条件（缺少 else 或 default），综合工具为了保持状态会推断出锁存器，这通常是意料之外的，可能导致时序问题。
组合逻辑环路 : assign a = b; assign b = a; 这样的代码会形成一个振荡器，无法稳定，是设计中的严重错误。

3.2 工艺库文件 (Technology Library)

这是综合的"乐高积木盒"，由芯片代工厂（如TSMC, SMIC）提供，包含了制造芯片所需的所有基础元件。

角色: 提供标准单元的性能参数，指导综合工具如何用这些单元来搭建电路。
核心文件 :
- 逻辑库 (.db for Synopsys, .lib for Cadence) : 这是最重要的库文件。
  - 内容 :
    - 功能: 每个单元的布尔逻辑表达式。
    - 时序 :
      - 单元延迟 (Cell Delay): 信号通过一个逻辑门的固有延迟。
      - 建立/保持时间 (Setup/Hold Time): 触发器对输入数据的时序要求。
      - 非线性延时模型 (NLDM): 描述了单元延迟如何随输入信号的转换时间（Transition）和输出负载电容（Load）变化，这是精确时序分析的基础。
    - 功耗: 静态功耗（漏电）和动态功耗（翻转）参数。
    - 物理面积: 每个单元的面积大小。
- 物理库 (.lef) :
  - 内容: 描述了标准单元的物理版图信息，如尺寸、引脚位置、金属层等。
  - 在综合中的作用: 虽然主要供布局布线工具使用，但在纯综合阶段，DC也会利用它来估算线长和线延迟（Wire Load Model），从而进行更精确的早期的时序分析。

3.3 设计约束文件 (SDC)

这是综合的"性能规格要求书 (Specification)"，告诉综合工具设计需要达到的目标。

角色: 指导综合工具的优化方向。没有约束，工具只会生成一个逻辑上正确但性能未知的电路。
格式 : SDC (Synopsys Design Constraints) 是一种基于Tcl的语言，文件后缀通常是 .sdc。
关键约束详解 :
- create_clock : 一切时序分析的起点 。定义了时钟的源头、周期和占空比。
  tcl 复制代码
```
# 创建一个名为CLK，周期为2ns的时钟，施加在端口clk上
create_clock -name CLK -period 2.0 [get_ports clk]
```
- set_input_delay / set_output_delay : 定义芯片与外部世界的时序关系。
  - set_input_delay: 告诉综合工具，输入信号在时钟到达芯片之前"多早"就已经准备好了。这个值是外部电路的延迟。
  - set_output_delay: 告诉综合工具，输出信号在离开芯片后，需要"多长时间"才能到达下一个外部寄存器。
  tcl 复制代码
```
# 假设输入信号在时钟沿前0.8ns就稳定了
set_input_delay 0.8 -clock CLK [get_ports data_in]
```
- set_max_fanout / set_max_transition : 设计规则 (Design Rules) ，为了保证信号完整性和芯片可靠性。
  - set_max_fanout: 限制一个门的输出最多能连接多少个其他门的输入，防止驱动能力不足。
  - set_max_transition: 限制信号电压从0变到1（或反之）的最长时间。过慢的信号边沿会增加功耗和串扰风险。
- set_driving_cell / set_load : 环境约束 ，模拟芯片在实际工作环境中的情况。
  - set_driving_cell: 模拟驱动芯片输入端口的是哪种类型的外部单元。
  - set_load: 模拟芯片输出端口连接的外部负载电容大小。

4. 综合的核心流程

综合过程通常在DC的Tcl脚本环境中执行，主要分为以下几个步骤：

4.1 读入与链接 (Read & Link)

读入RTL代码 : 使用 read_verilog 或 analyze & elaborate 命令将设计文件读入。
链接设计 : 使用 link 或 current_design 命令将顶层模块设置为当前工作的设计。

4.1.1 如何读入多个Verilog文件

当一个设计由多个RTL文件构成时（例如，一个顶层模块和多个子模块），需要将所有相关文件都读入到综合工具中。以下是几种在DC中实现这一目标的常用方法：

方法一：在命令中直接列出所有文件

这是最直接的方法，适用于文件数量较少的情况。analyze命令可以接受一个文件列表。

tcl 复制代码

# 直接在 analyze 命令中列出所有需要的 .v 文件
# DC会先分析所有文件，再进行链接，因此文件顺序通常不重要
analyze -format verilog {
    ./src/module_a.v
    ./src/module_b.v
    ./src/top_design.v
}

# 指定顶层模块进行elaborate
elaborate top_design

方法二：使用Tcl变量和glob命令自动搜索

当文件数量很多，或者分布在不同子目录时，手动列出所有文件会非常繁琐且容易出错。这时，可以利用Tcl的glob命令来自动查找文件。

glob：一个强大的Tcl命令，用于匹配文件名，支持通配符 * (匹配任意字符) 和 ? (匹配单个字符)。

tcl 复制代码

# 定义一个变量来存储所有RTL源文件的路径
# 使用 glob 搜索 ./src 及其所有子目录下的 .v 文件
set RTL_FILES [glob -nocomplain ./src/**/*.v]

# 如果有多个源文件目录，可以追加
lappend RTL_FILES [glob -nocomplain ./common_lib/**/*.v]

# 打印检查一下找到了哪些文件
echo "Found RTL files: $RTL_FILES"

# 读入所有找到的文件
analyze -format verilog $RTL_FILES

# 指定顶层模块
elaborate top_design

优点:

自动化：当您新增或删除RTL文件时，无需修改综合脚本。
整洁：脚本保持简洁，可读性强。

方法三：使用文件列表 (Filelist)

在大型项目中，通常会维护一个专门的文件列表（例如 filelist.f 或 files.f），其中包含了所有需要编译的源文件路径。这种方法在跨团队协作和版本控制中非常流行。

创建 filelist.f 文件:

复制代码

# 这是一个注释
./src/module_a.v
./src/module_b.v
# 可以包含来自不同路径的文件
../common/utils.v
./src/top_design.v

在Tcl脚本中读入该列表:

tcl 复制代码

# 打开并读取filelist.f文件的内容
set f [open "filelist.f" r]
set RTL_FILES [read $f]
close $f

# 读入文件列表中的所有文件
analyze -format verilog $RTL_FILES

# 指定顶层模块
elaborate top_design

推荐顺序:

对于中小型项目 ，方法二 (glob) 是最高效、最方便的选择。
对于大型、多团队协作的复杂项目 ，方法三 (文件列表) 提供了更好的可维护性和流程控制。

4.2 设定约束 (Apply Constraints)

使用 read_sdc 或直接在脚本中写入约束命令，将SDC文件中的约束应用到设计上。

4.3 编译与优化 (Compile & Optimize)

这是综合最核心的一步，通过 compile 或 compile_ultra 命令执行。DC会进行三个阶段的优化：

架构级优化: 对设计进行宏观结构上的调整，如资源共享。
逻辑级优化: 对布尔方程进行化简，减少逻辑层级。
门级优化 (Mapping): 将优化后的逻辑映射到工艺库中的具体标准单元，以满足时序、面积和功耗目标。

4.4 报告生成 (Reporting)

综合完成后，需要生成各种报告来检查综合结果是否满足要求。

report_timing: 报告时序路径信息，检查是否存在时序违例（Violation）。
report_area: 报告设计所占用的面积。
report_power: 报告设计的功耗估算。
report_qor: (Quality of Result) 报告综合质量的摘要。

4.5 验证环境设置 (Verifying the Setup)

一个常见的新手问题是：我的 .synopsys_dc.setup 脚本正确执行了，为什么 list_libs 却显示没有库？

场景复现:

tcl 复制代码

# 启动 dc_shell 后，.synopsys_dc.setup 自动执行
dc_shell> get_app_var link_library
* slow.db dw_foundation.sldb

dc_shell> list_libs
Warning: No libraries to list. (UID-275)
0

原因解析 :

这完全是正常现象。get_app_var 只是查询配置变量 ，它告诉你DC已经被告知要去哪里找库、要用什么库。但此时，DC并没有真正将这些库加载到内存中。

list_libs 命令是检查当前内存中已经加载的库。因为还没有执行任何需要库文件的操作（如链接设计），所以内存中自然是空的。

正确的验证流程 :

库是在需要时才被加载的。这个"需要"的时刻通常是 link 设计或 read_lib 时。因此，正确的验证步骤是：

启动 dc_shell。
读入你的RTL文件。
链接 (link) 设计 。这个命令会促使DC去 search_path 中寻找 link_library 定义的库文件，并把它们加载到内存中。
此时再执行 list_libs，你就能看到库列表了。

tcl 复制代码

# 1. 启动 dc_shell
# 2. 读入设计
dc_shell> analyze -format verilog {adder.v}
dc_shell> elaborate adder
# 3. 链接设计 (触发库加载)
dc_shell> link
# 4. 现在验证库
dc_shell> list_libs
(slow_library, dw_foundation, ...)

5. 综合的输出文件 (Outputs)

综合完成后，会生成一系列文件，作为交付给下一阶段（布局布线）的产物和本次综合结果的证明。

门级网表 (Gate-Level Netlist, .v or .vg):

内容 : 这是综合最核心的产出。原始的RTL描述（如 a + b）被替换为由工艺库中标准单元（如 ADD_X1, FA_X1, DFFR_X1）的实例化和连线构成的Verilog文件。它精确地描述了电路的门级结构。
示例: 对于我们的4位加法器，网表的一部分可能看起来像这样：

verilog 复制代码

// ... (自动生成的注释和`timescale)
module adder ( clk, rst_n, a, b, sum );
  input clk, rst_n;
  input [3:0] a, b;
  output [4:0] sum;

  // 由DC实例化的标准单元
  DFFR_X1 sum_reg_0 ( .D(n1), .CK(clk), .RN(rst_n), .Q(sum[0]) );
  DFFR_X1 sum_reg_1 ( .D(n2), .CK(clk), .RN(rst_n), .Q(sum[1]) );
  // ... 其他位的寄存器 ...

  FA_X1 U1 ( .A(a[0]), .B(b[0]), .CI(1'b0), .S(n1), .CO(c1) );
  FA_X1 U2 ( .A(a[1]), .B(b[1]), .CI(c1),   .S(n2), .CO(c2) );
  // ... 其他位的全加器 ...
endmodule

更新后的约束文件 (Updated SDC, .sdc):
- 内容 : 它包含了所有原始输入约束，并可能增加了综合工具自动推断出的新约束，如传播时钟 (propagated clocks) 和 门控时钟 (gated clock) 的定义。这个文件将传递给布局布线工具，以确保后续优化目标与综合阶段一致。
标准延时格式文件 (SDF, Standard Delay Format, .sdf):
- 内容: 包含了门级网表中每个单元的实例延迟（Cell Delay）和信号路径的线延迟（Net Delay）的精确值。
- 用途 : 用于后综合仿真（门级仿真）。通过将SDF文件反标到网表中进行仿真，可以验证设计在考虑了实际门延迟和预估线延迟后的功能和时序是否仍然正确。
报告文件 (Reports, .rpt):
- 内容: 记录了综合质量（QoR）的详细信息，是工程师判断综合是否成功、分析和解决问题的依据。
- 关键报告解读 :
  - report_timing :
    - WNS (Worst Negative Slack) : 最差路径的时序余量。必须为正数，否则表示存在时序违例。
    - TNS (Total Negative Slack): 所有违例路径的余量总和。
  - report_area :
    - 报告组合逻辑面积、非组合逻辑（触发器等）面积和总面积。面积单位通常是等效的最小与非门数量或实际的平方微米。
  - report_power :
    - 报告静态功耗（漏电功耗）和动态功耗（开关功耗）。
  - report_qor :
    - 提供一个综合质量的摘要，包括时序、面积、功耗等关键指标的概览。
Synopsys数据库文件 (.ddc):
- 内容: 这是Synopsys工具集的内部格式，以二进制形式打包了网表、约束、工艺库信息等所有设计数据。
- 用途: 作为DC到Synopsys布局布线工具（如IC Compiler II）的无缝交接文件，比传递文本格式的网表和SDC更高效、更不容易出错。

6. 实战案例：4位加法器综合

下面我们通过一个完整的实例来演示综合流程。

6.1 设计文件 (adder.v)

verilog 复制代码

// adder.v
module adder (
  input        clk,
  input        rst_n,
  input  [3:0] a,
  input  [3:0] b,
  output reg [4:0] sum
);

  always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      sum <= 5'b0;
    end else begin
      sum <= a + b;
    end
  end

endmodule

6.2 约束文件 (adder.sdc)

tcl 复制代码

# adder.sdc

# 1. 时钟定义: 周期为2ns (500MHz)
create_clock -name CLK -period 2.0 [get_ports clk]

# 2. 时钟不确定性
set_clock_uncertainty 0.1 [get_clocks CLK]

# 3. 输入/输出延迟约束 (假设外部电路延迟占周期的40%)
set_input_delay  0.8 -clock CLK [all_inputs]
set_output_delay 0.8 -clock CLK [all_outputs]

# 4. 设计规则约束
set_max_fanout 8 [current_design]
set_max_transition 0.2 [current_design]

# 5. 环境约束
set_load 0.05 [all_outputs]

6.3 综合脚本 (run_dc.tcl)

tcl 复制代码

# run_dc.tcl

# --- 1. 设置库和路径 ---
# 设置工艺库搜索路径
set search_path ". /path/to/your/libs"
# 设置目标库 (用于映射) 和链接库 (包含所有需要的库)
set target_library "your_std_cell_lib.db"
set link_library "* $target_library"

# --- 2. 读入设计 ---
# 使用 analyze 和 elaborate (推荐方式)
analyze -format verilog {adder.v}
elaborate adder

# 设置顶层模块
current_design adder

# --- 3. 应用约束 ---
source adder.sdc

# --- 4. 编译设计 ---
# 使用高性能的编译命令
compile_ultra -no_autoungroup

# --- 5. 生成报告 ---
# 创建报告目录
exec mkdir -p ./reports

# 检查是否存在时序违例
check_timing

# 生成报告
report_qor    > ./reports/adder.qor.rpt
report_timing > ./reports/adder.timing.rpt
report_area   > ./reports/adder.area.rpt
report_power  > ./reports/adder.power.rpt

# --- 6. 保存结果 ---
# 创建输出目录
exec mkdir -p ./outputs

# 写入网表文件
write -format verilog -hierarchy -output ./outputs/adder.v
# 写入更新后的SDC
write_sdc ./outputs/adder.sdc

exit

6.4 运行与分析

启动DC : 在终端中运行 dc_shell 或 dc_shell-t。
执行脚本 : 在DC的命令行界面中，执行 source run_dc.tcl。
分析报告 : 脚本执行完毕后，检查 reports 目录下的报告文件，重点关注 adder.timing.rpt 中是否存在时序违例（WNS/TNS为负数）。同时查看 adder.area.rpt 确认面积是否在预期范围内。
查看网表 : 打开 outputs/adder.v，可以看到 adder 模块已经被替换为由标准单元（如 AND2_X1, XOR2_X1, DFF_X1 等）构成的电路。

7. 总结

数字IC综合是将抽象的RTL代码转化为具体门级电路的关键步骤，其核心是在约束（SDC）的指导下，利用工艺库（.db）中的标准单元，将RTL代码翻译成最优的门级网表。

成功的关键 : 高质量的RTL代码、准确完备的工艺库和合理严格的设计约束是获得良好综合结果（QoR）的三个基石。
综合是一个迭代过程: 工程师通常需要根据综合报告反复调整RTL代码或约束文件，以达到最佳的时序、面积和功耗平衡。
工具只是辅助: 深刻理解数字电路原理和时序分析，才能更好地驾驭综合工具，解决复杂的设计挑战。

01数字IC综合

数字IC设计综合入门

目录

1. 什么是数字IC综合？

2. 综合EDA工具简介

3. 综合的输入文件 (Inputs)

3.1 RTL代码 (Verilog/VHDL)

3.2 工艺库文件 (Technology Library)

3.3 设计约束文件 (SDC)

4. 综合的核心流程

4.1 读入与链接 (Read & Link)

4.1.1 如何读入多个Verilog文件

4.2 设定约束 (Apply Constraints)

4.3 编译与优化 (Compile & Optimize)

4.4 报告生成 (Reporting)

4.5 验证环境设置 (Verifying the Setup)

5. 综合的输出文件 (Outputs)

6. 实战案例：4位加法器综合

6.1 设计文件 (adder.v)

6.2 约束文件 (adder.sdc)

6.3 综合脚本 (run_dc.tcl)

6.4 运行与分析

7. 总结