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进击的奶龙13 天前
eda
05dc环境约束环境约束定义了芯片工作的外部环境条件，包括：在进行环境约束之前，需要先建立基本的时序框架：作用: 定义输入信号的边沿转换速度
进击的奶龙13 天前
eda·dc综合
04时序约束文件的编写时序约束文件是数字电路设计中的关键组成部分，用于指导综合工具进行时序优化。本文介绍如何编写有效的时序约束文件，确保设计满足时序要求。
进击的奶龙15 天前
eda·dc综合
03数字ic综合文件内部对象在数字IC综合过程中，Design Compiler需要理解和操作设计中的各种元素。这些元素被抽象为不同类型的内部对象(Internal Objects)。理解这些对象的概念、层次关系和操作方法，是掌握DC综合技术的基础。
三贝勒文子15 天前
fpga开发·eda·synopsys
Synopsys 逻辑综合之 MultiBit Flip-Flop 与 ICG目录一、普通寄存器（1-bit Flip-Flop）二、Multi-Bit Flip-Flop 是什么？
进击的奶龙15 天前
eda·dc综合
01数字IC综合数字集成电路综合 (Digital IC Synthesis) 是将高层次的硬件描述语言（HDL），如Verilog或VHDL，自动转换为门级网表（Gate-Level Netlist）的过程。这个过程是连接抽象设计与物理实现的桥梁。
进击的奶龙17 天前
verilog·仿真·eda
02VCS_使用教程VCS (Verilog Compiled Simulator) 是Synopsys公司开发的高性能、工业级Verilog/SystemVerilog仿真器。它采用编译型仿真技术，将HDL代码编译成优化的C代码，再编译成可执行文件，从而实现高速仿真。
进击的奶龙17 天前
eda
01EDA简介Electronic Design Automation (EDA) 是指利用计算机辅助设计（CAD）软件来设计和生产电子系统的方法学和工具集合。EDA工具涵盖了从系统级设计、RTL设计、逻辑综合、布局布线到验证仿真的完整电子设计流程。
阳排3 个月前
集成电路·eda·virtuoso·ade
Virtuoso ADE采用Spectre仿真中出现MOS管最小长宽比满足要求依然报错的情况解决方法在ADE仿真中错误问题如下： ERROR (CMI-2440): "xxx.scs" 46338: I2.M1: The length, width, or area of the instance does not fit the given lmax-lmin, wmax-wmin, or areamax-areamin range for any model in the I2.M3.nch_hvt' group. The channel width is 1.500000e-07 and leng
知梦EDA4 个月前
大数据·人工智能·eda·半导体·行业分析
【今日半导体行业分析】2025年3月24日在半导体产业的精密制造流程中，探针卡作为晶圆测试的核心部件，发挥着举足轻重的作用。它如同一位精密的 “电子医生”，在芯片封装前对其进行全面的电性能检测，确保只有高质量的芯片进入后续环节。今天，让我们一同深入剖析半导体探针卡行业的核心动态与趋势，为行业从业者提供有价值的参考。
知梦EDA4 个月前
大数据·人工智能·eda·半导体·行业分析
【今日EDA行业分析】2025年3月24日在半导体产业的精密体系中，EDA 软件宛如一颗璀璨的明珠，其重要性不言而喻。它不仅是集成电路设计的核心支撑，更是连接芯片设计、制造、封装与测试各环节的关键纽带。今天，让我们一同深入剖析 EDA 软件行业的现状以及中国在其中的发展动态。
暮雪倾风6 个月前
接口·eda·电路·type-c
【硬件介绍】Type-C接口详解在USB Type-C的生态系统中，DFP（Downstream Facing Port）和UFP（Upstream Facing Port）是两个重要的角色，它们定义了设备在USB Type-C连接中的供电和数据传输方向。
中古传奇7 个月前
eda
【Verdi实用技巧-Part2】本篇文章继续介绍Verdi的实用技巧；FSDB: Fast Signal Data Base(就是快速的波形文件): The FSDB stores the simulation results in an effcient and compact format foramt; 使用system tasks对verilog/VHDL设计文件来dump values into FSDB during simulation.
中古传奇7 个月前
eda
【DC简介--Part1】Designer Compiler(DC)就是对应着芯片设计流程中的synthesis(综合)。即：综合就是把行为级的RTL代码在工艺、面积和时序等约束下转换成相对应的门级网表；即对应着将RTL代码编译成实际电路的过程。 综合主要包括三个阶段：转换(translation)、优化(optimization)与映射(mapping)。
stm 学习ing7 个月前
经验分享·笔记·fpga开发·fpga·eda·verilog hdl·vhdl
HDLBits训练6时间：2024.12.25按照Fsm1的逻辑书写也可以这段代码实现了一个简单的有限状态机（FSM）的逻辑部分，根据输入in以及当前状态state来确定下一状态next_state，同时根据当前状态产生相应的输出out。该有限状态机使用了独热码（One-Hot Encoding）来对状态进行编码，也就是每个状态用一个单独的位来表示，在任意时刻只有一位为1，其余位为0。
stm 学习ing7 个月前
经验分享·笔记·fpga开发·课程设计·fpga·eda·verilog hdl
HDLBits训练4时间：2024.12.23注意敏感信号的写法注：byteena[1]控制输入数据d的高八位，byteena[0]控制输入数据d的低八位，未被控制部分保持输出。
stm 学习ing7 个月前
c语言·fpga开发·fpga·eda·hdlbits·pld·hdl语言
HDLBits训练5时间：2024.12.24这段代码实现了一个 4 - 位 BCD 计数器。每个十进制数位由 4 位二进制数表示。代码中定义了 4 个一位的 BCD 计数器（bcd0、bcd1、bcd2和bcd3）分别代表个位、十位、百位和千位。
stm 学习ing7 个月前
c语言·经验分享·笔记·算法·fpga·eda·verilog hdl
HDLBits训练3时间：2024.12.22这段 Verilog 代码实现了一个简单的 3 位宽的加法器功能，能够对两个 3 位输入信号 a 和 b 进行加法运算，同时考虑了低位向高位的进位输入 cin，并输出相应的 3 位和 sum 以及每一位产生的进位 cout。
三贝勒文子8 个月前
eda·逻辑综合
深入解析：Sklansky Adder（斯克兰斯基加法器）原理、优缺点及实现细节目录1. Sklansky Adder的工作原理1.1 什么是Sklansky Adder？1.2 基本构成
tiger1198 个月前
ci/cd·fpga·devops·eda
EDA软件研发的DevOps平台DevOps是十几年前，在互联网比较火的词，实际上就是ci/cd平台的另外一种说法，核心是说打破研发，测试，运维的边界，能够将整个产品开发的流程快速循环起来，随时可发版，随时可测试，达到敏捷开发的目的。当然，这里还牵扯到大量的线上发布，自动化测试的手段。
思尔芯S2C10 个月前
fpga开发·soc·risc-v·eda·fpga原型验证·prototyping·verification
What is RISC-V?RISC-V is an open and free instruction set architecture (ISA) that forms the basis for designing computer processors, microcontrollers, and other hardware components. It stands out for its open nature, modularity, and simplicity. Originating from the Univ