后仿之debug记录

在此记录一下在实际工作中碰到的在后仿过程中碰见的一些问题:

  1. 数据采样失败

原因1: io delay增加不足;

解决办法:根据sdc修正io delay数值,同时参考后端PR的timing report,修正delay;

原因2: glitch导致采样失败,zero delay 期间,虽然在波形中看到信号变化时瞬时的,但是同一个timing slot中因为器件自身的原因,导致信号在同一个timing slot中其实变化是有差别的,这样就会导致clk采不到data,类似于sdf没加io delay. - 可以参考verdi怎么查看glitch可以看到这个问题的产生原因。在verdi中如何查看波形中的glitch或者信号的先后顺序_怎么对verdi信号上的数据排序-CSDN博客

解决办法: 修正为delay_mode_unit避免竞争 - 关于delay_mode_unit请参考门级仿真部分的描述:后仿之门级仿真-CSDN博客

  1. 反标问题导致失败

原因:ram和器件的反标文件没有检查清楚error和warning的信息,导致仿真错误

解决办法: error必须解决,warning确定没有影响;

  1. DFF的upd寄存器出问题:寄存器的D端数据没有传递到Q端

原因1: 对于upd寄存器,因为在初始化时,udp寄存器内部状态一致,体现在端口上是n0->buf->Q,因为采用initreg,导致n0初始值是1,但是之后在despots在2ns之后将Q强制变为0,但是n0的值并没有变化,此时矛盾点出现了,n0维持1,但是Q强制变为0,但是n0和Q之间只要一级buf,这样看起来之后就会表现出n0的值没办法传递到Q,有点像需要再次维持Q,no一致后才会翻转。

原因2: 虽然Q端变0,但是n0端依旧维持1,此时对于D为1的采样并不会引起n0的变化,所以不会引起Q端的变化;

解决办法: initreg+0

  1. timing violation

在后仿中不可避免需要查看timing violation的信息,但是看timing violation的前提是:

  1. sdf的反标中没有问题,delay都反标完成,没有error,且对应的warning也都排查了;

  2. 确认sdf对应的频率是否和当前仿真的频率等都是对齐;

满足这两项之后再开始查看timing violation的信息。

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