//将同步于 rdclk 时钟的写满标志信号 wrfull 在 rdclk 时钟下打两拍
always@(posedge rdclk or negedge sys_rst_n)
if(sys_rst_n == 1'b0)
begin
wrfull_reg0 <= 1'b0;
wrfull_reg1 <= 1'b0;
end
else
begin
wrfull_reg0 <= wrfull;
wrfull_reg1 <= wrfull_reg0;
end
变量含义
rd_clk：读取时钟
wrfull：fifo写满信号（同步在wr_clk下）
wrfull_reg0与wrfull_reg1用来打两拍（一拍解决不了亚稳态），wrfull_reg1就同步在rd_clk下了。