SystemVerilog之每日一问

1.生成1Ghz时钟

按照周期/2分别高低电平:

logic clk_1g=0;

forever begin

#0.5ns clk_1g ~= clk_1g;

end

2.`timescale 1ns/1ps

时间单位:仿真延时的基准;1ns;比如#1;等价于#1ns;

时间精度:仿真最小分辨刻度,决定小数延时精度;

注意:精度不能大于单位,否则会报错;

3.约束产生一堆不相同的数字,取值在0~100,并且递增

rand bit 7:0 data10;

constraint c_unique{

foreach(datai){

datai inside{0:100};

if(i>0)datai >datai-1;

}

unique{data};

}

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