技术栈
ic验证
小桶qa
6 个月前
ic验证
【APB协议 & UVM_Sequencer & Driver & Monitor_2024.03.04】
地址、写信号、PSEL、写数据信号同时发生变化，即传输的第一个时钟被称为SETUP周期。在下个时钟上升沿,PENABLE信号拉高，表示ENABLE周期，在该周期内，数据、地址以及控制信号都必须保持有效。整个写传输在这个周期结束时完成:
小桶qa
9 个月前
linux
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ic验证
【验证概括 & SV的数据类型_2023.12.18】
验证的过程是保证芯片实现符合规格说明书（Specification，spec）的过程 验证的两项任务： RTL sim：前仿真，验证功能 GLS-Gate (Level Simulation)：后仿真，验证功能和时序
小桶qa
9 个月前
linux
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ic验证
【同步FIFO_2023.12.13】
同步fifo，写时钟和读时钟为同一个时钟，用于交互数据缓冲 fifo的深度：同一块数据内存的大小fifo写控制逻辑：写地址、写有效信号，fifo写满、写错等状态信号 fifo读控制逻辑：读地址、读有效信号，fifo写满、写错等状态信号 fifo存储实体memory/reg
IC_SH
9 个月前
fpga开发
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perl
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ic验证
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后仿
【IC验证】perl脚本——分析前/后仿用例回归情况
目录1 脚本名称2 脚本使用说明3 nocare_list文件示例4 脚本执行方法5 postsim_result.log文件示例
EXCitrus
1 年前
学习
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数字ic
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uvm
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ic验证
uvm中transaction的response和id的解读
在公司写代码的时候发现前辈有一段这样的代码：如果前面有其他transaction，这段代码里的get_response不带id的话，就会错误地get到前面transaction的response，有点好奇原理，就去看了看源码。
IC观察者
1 年前
ic设计
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芯片设计
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ic设计工程师
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soc设计
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ic验证
芯片SoC设计你了解吗？
-时钟复位，子系统时钟方案设计，fullchip的时钟方案设计。后端出现的各种PR时序和约束问题支持解决，一直到Tape out。 看到了这些才有了做芯片、做硬件的感觉。