5.5.3.2 Modified Built-In Logic Block Observer
BILBO中的问题可以用这个方法克服，就是加入另外的一个控制信号将test generation和signature analysis区分开，这样的设计叫做modified BILBO (MBILBO)，原理图如下：
这个方法就是从原始BILBO的基础上在每一个Yi上另外加了一个或门，当B3为1的时候寄存器被配置为TPG，除了这种情况之外，其他时候B3常为0，
- 在测试a pipelined-oriented circuit时，检测框图如5.40b图，CC1和CC2可以被可选地测试
- 在测试图5.20a的finite-state machine时，这个方法却无法exhaustively实现，因为receiving BILBO cell必须要一直在signature analysis mode
5.5.3.3 Concurrent Built-In Logic Block Observer
BILBO和MBILBO的问题可以用concurrent BILBO (CBILBO) 来解决，它用了两个存储单元实现同步的test generation和signature analysis，CBILBO的设计原理图如下：
有三种操作模式：
- normal
- scan
- test generation and signature analysis：当B1 = 0，B2 = 1时，上面的D触发器形成一个MISR用于signature analysis，下面的D触发器形成一个TPG用于test generation
因为signature analysis和test generation是分开的，所以exhaustive或者pseudo-exhaustive pattern generator (EPG/PEPG)可以被用于完成test generation，所以无需故障仿真就可以实现100%的single-stuck fault coverage，如下图：
但是CBILBO的硬件花费通常要高于BILBO和MBILBO。
5.5.3.4 Circular Self-Test Path (CSTP)
硬件花费可以用circular self-test path (CSTP) 架构大大减少，架构图如下图a：
在CSTP的架构中，所有primary inputs和primary outputs被重构为external scan cells，它们被连到内部的scan cells形成一个圈，如果一整个圈的路径中有n个scan cells，那么它就对应MISR的多项式为f(x) = 1+x^n。
在self-test时，所有的primary inputs连接成为移位寄存器，所有内部scan cells和primary outputs重构成为一个MISR，MISR由一系列self-test cells串联而成。在self-test mode，每一个self-test cell都以一个XOR门的输出（输入Yi和前一个scan cell的输出Xi-1）为输入，如上图b。
5.5.4 BIST Architectures Using Concurrent Checking Circuits
对于包含有concurrent checking circuits的系统，可以用这个电路在offline的条件下实现输出响应的验证，因此就没有必要再额外形成一个MISR了。
5.5.4.1 Concurrent Self-Verification
concurrent self-verification (CSV)架构如下图，BIST架构：
这种checking电路叫做totally self-checking two-rail checker，可在文献中查询。
5.5.5 Summary
许多BIST架构已经在1980s被提出来了，下表进行了总结：
能用在时序逻辑电路（S）中也能被用在组合逻辑电路（C）中。能用在board-level testing (B)也能用在chip-level testing (C)。
几个总结：
- 仅能用于exhaustive或者pseudo-exhaustive testing的架构是CBILBO
- 唯一不需要额外的SISR or MISR for output response analysis是CSV
- STUMPS是目前为止唯一被广泛用在工业界的，但是也因为用的是pseudo random patterns，并不是被所有的工业领域接受