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日美荷对中国先进技术与设备封锁体系
深度拆解与产业链影响评估
半导体制造｜AI 算力｜EDA/IP｜先进封装｜量子技术｜航空航天｜宽禁带半导体
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| 文档定位 本文件将前文研究报告与信息图集整合为一份可交付的技术研究文档，面向半导体设备、工业软件、AI 算力、先进封装和高端制造等方向的战略研判、产业链分析与工程规划。 |
版本：V1.0 更新日期：2026-05-10 语言：中文
目录
·1. 执行摘要与关键判断
·2. 封锁体系的总体战略逻辑
·3. 半导体制造设备：核心封锁区
·4. AI 算力、HBM 与超级计算硬件
·5. EDA、半导体 IP 与工业软件
·6. 先进封装与 Chiplet 新战场
·7. 量子、航空航天与高端制造设备
·8. 宽禁带半导体与材料设备
·9. 影响评估：从先进制程到 AI 大模型
·10. 国产替代与工程攻关路线图
·11. 风险边界、合规说明与公开资料来源
·12. 全景信息图图集
·附录 A：封锁清单总表
·附录 B：术语与缩略语表
1. 执行摘要与关键判断
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| BLUF（Bottom Line Up Front） 日美荷对中国先进技术与设备的限制，已经从"几类敏感设备禁售"演化为覆盖设计、制造、封装、算力、材料、软件、服务、人员与再出口规则的系统性技术迟滞框架。其目标不是绝对阻止中国技术发展，而是提高追赶成本、拉长追赶周期、压低先进节点良率和削弱先进算力迭代速度。 |
本报告将封锁体系拆解为三个层级：第一层是"硬件与设备层"，包括 EUV/DUV 光刻、刻蚀、沉积、检测量测、清洗、CMP、先进封装和 AI 加速器；第二层是"软件与知识层"，包括 EDA、IP、工业软件、工艺数据库、设备控制软件和技术服务；第三层是"制度与供应链层"，包括实体清单、最终用途审查、美国人服务限制、FDPR 与第三国再出口规则。
·半导体制造设备是核心封锁区：光刻并非唯一瓶颈，刻蚀、沉积、清洗、量测、CMP 和先进封装共同决定先进节点是否能稳定量产。
·AI 算力封锁已经从单卡型号转向系统级能力：算力阈值、HBM 带宽、互联带宽、集群扩展能力和云端部署路径都成为管制对象。
·EDA/IP 限制是设计端卡脖子：先进工艺的 PDK、GAAFET/nanosheet 支持、物理验证、时序收敛和封装协同设计工具直接影响高端 SoC 开发。
·先进封装成为新战场：当前 AI 芯片性能增长高度依赖 HBM、2.5D/3D 集成、CoWoS 类封装、hybrid bonding 和 chiplet 生态。
·封锁会产生双重效应：短期形成显著产业约束，长期倒逼国产设备、材料、EDA、IP、GPU、工业软件和工艺工程能力加速重构。
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| 判断维度 | 核心结论 | 产业含义 |
| 封锁对象 | 从设备扩展到芯片、软件、材料、服务和再出口规则 | 产业链不能只补单点设备，需要全链条补短板 |
| 封锁目标 | 提高追赶成本、延长追赶时间、削弱迭代速度 | 重点影响良率爬坡、工艺窗口和集群扩展效率 |
| 主要瓶颈 | 光刻、刻蚀、量测、EDA、HBM、先进封装 | 决定 7nm 以下、HBM 和大模型训练能力 |
| 长期走向 | 国产替代从"整机替代"转向"底层科学+工艺工程+供应链协同" | 设备控制系统、材料纯度、计量检测和工艺数据库成为主战场 |
2. 封锁体系的总体战略逻辑
这一体系通常被概括为"小院高墙"：将最关键、最敏感、最能影响军事和经济竞争力的技术划为"小院"，再用高强度、多维度管制形成"高墙"。但实际运行中，它已经演化为"全链条迟滞"机制。
2.1 从单点禁售到系统级迟滞
传统禁运往往针对单个设备或单项技术；当前封锁则更接近系统工程式约束。先进芯片能力可抽象为：
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| 能力函数 C = f(D, M, E, S, P, T, H, K) 其中 D=设计，M=制造，E=设备，S=软件，P=工艺，T=人才，H=硬件，K=知识。任一关键变量被压低，都会降低整体能力 C。 |
在先进制造场景中，能力不是由最强单项决定，而是由最弱短板决定。可进一步写成：
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| 瓶颈模型 Advanced Capability = min(Design, Equipment, Process, Software, Yield) 因此，只要光刻、刻蚀、量测、EDA、封装或良率控制中任一环节不足，都可能成为系统瓶颈。 |
2.2 日美荷角色分工
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| 国家/地区 | 主要抓手 | 核心环节 | 战略作用 |
| 美国 | BIS 规则、FDPR、实体清单、AI 芯片、EDA、KLA/Lam/AMAT | 先进计算、EDA、检测量测、刻蚀/沉积、规则体系 | 规则中枢与算力/软件/设备关键节点 |
| 日本 | 23 类先进半导体制造设备许可、材料与精密设备 | TEL、SCREEN、Nikon、Canon、Kokusai、光刻胶、清洗、量测 | 材料与前道设备关键支撑 |
| 荷兰 | 先进半导体制造设备许可、ASML 光刻系统 | EUV、先进 DUV、光刻系统集成 | 光刻能力关键闸门 |
2.3 管制工具箱
·出口许可：对敏感设备、芯片、软件和技术转移设置许可证门槛。
·实体清单：对特定企业、高校、研究机构实施更严格许可甚至推定拒绝。
·最终用途审查：即使购买方不在清单上，只要用途涉及先进芯片制造、超算、军工、量子等，也可能受限。
·美国人服务限制：限制美国人员参与中国先进半导体制造相关支持、调试、维修和技术服务。
·FDPR 与再出口规则：将包含美国技术来源的第三国产品也纳入管制边界。
·云端与第三国路径审查：防止通过境外云算力、第三国子公司或代理采购绕行。
3. 半导体制造设备：核心封锁区
先进芯片不是由单台光刻机制造出来的，而是由数百道工艺构成的闭环系统。真正决定先进节点可量产性的，是光刻、Track、刻蚀、沉积、离子注入、清洗、CMP、检测量测和先进封装共同形成的工艺能力。
3.1 光刻与涂胶显影
光刻系统决定图形形成上限。EUV 是 5nm、3nm 及更先进节点高效率量产的核心路径；先进 DUV 浸没式光刻则是多重曝光、成熟制程和部分先进节点绕行路径的基础。
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| 环节 | 关键设备/材料 | 代表企业 | 受限影响 |
| EUV 光刻 | EUV scanner、光源、反射镜、掩膜台、真空系统 | ASML、Zeiss 供应链 | 限制最先进节点高效率量产 |
| 先进 DUV | ArF immersion、对准系统、运动台 | ASML、Nikon、Canon | 提高绕开 EUV 的多重曝光成本 |
| Track | 涂胶、PEB、显影、边缘清洗 | TEL、SCREEN | 影响 CD、overlay、缺陷与工艺窗口 |
| 光刻材料 | EUV/ArF 光刻胶、BARC/TARC、显影液、pellicle | JSR、TOK、Shin-Etsu、Sumitomo Chemical | 影响 LER、随机缺陷和良率爬坡 |
3.2 刻蚀、沉积、离子注入、清洗与 CMP
刻蚀和沉积构成先进结构制造的主体。FinFET、GAAFET、contact/via、3D NAND 高深宽比孔洞都高度依赖高选择比、低损伤、高均匀性的等离子体刻蚀和原子级薄膜控制。
·刻蚀：ICP、CCP、ALE、HAR etch 等能力决定图形转移质量、侧壁形貌和 3D NAND 层数扩展。
·沉积：CVD、PVD、ALD、Spatial ALD 决定高 k 栅、阻挡层、金属互连、3D NAND 堆叠膜层的一致性。
·离子注入：源漏区、阱区、浅结和沟道调控依赖剂量、能量、角度与缺陷修复能力。
·清洗：颗粒、金属、有机残留和自然氧化层控制直接影响良率。
·CMP：全局平坦化、终点检测和低损伤抛光决定后续光刻焦深与互连可靠性。
3.3 检测量测与良率控制
检测量测设备是先进制程的"眼睛"和"神经系统"。如果没有高精度检测与量测，即使前道设备能够加工出结构，也难以定位缺陷、收敛工艺窗口、缩短良率爬坡周期。
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| 良率函数 Y = f(CD, Overlay, LER, Defect, Film, Etch, CMP, Thermal) CD、套刻精度、线边粗糙度、缺陷密度、薄膜厚度、刻蚀形貌、平坦化和热预算共同决定良率。 |
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| 设备类别 | 主要功能 | 代表企业 | 对量产的意义 |
| 光学/电子束缺陷检测 | 颗粒、图形缺陷、掩膜缺陷识别 | KLA、Applied Materials、Hitachi High-Tech、Lasertec | 决定缺陷发现速度和根因分析效率 |
| CD-SEM / e-beam metrology | 关键尺寸、线宽、形貌测量 | Hitachi High-Tech、KLA | 决定器件一致性和工艺调参精度 |
| Overlay metrology | 多层图形对准测量 | KLA、ASML、Onto Innovation | 影响互连、短路/开路和器件良率 |
| 膜厚/椭偏/Scatterometry | 薄膜厚度、折射率、组成和周期结构测量 | KLA、Onto、Nova 等 | 支撑沉积、刻蚀和 CMP 闭环控制 |
4. AI 算力、HBM 与超级计算硬件
美国对 AI 芯片的限制已经从"列举型号"逐步转向"性能阈值 + 互联能力 + 集群扩展 + 最终用途"的系统性管控。大模型训练的瓶颈不再只是单卡 FLOPS，而是 HBM 带宽、内存容量、互联效率、并行效率和软件栈共同决定的系统吞吐。
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| AI 有效吞吐量 AI Effective Throughput ≈ f(FLOPS, HBM Bandwidth, Interconnect, Memory Capacity) P_cluster ≈ N × P_GPU × η_parallel，其中 η_parallel 代表并行效率。 |
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| 对象 | 典型受限方向 | 控制逻辑 | 产业影响 |
| Nvidia GPU | A100、H100、H200、B200/GB200、A800/H800/H20 等政策敏感变体 | 算力、互联、HBM、集群扩展能力 | 限制大模型训练与超算集群建设 |
| AMD / Intel AI 加速器 | MI250/MI300、Gaudi 2/Gaudi 3 等 | 高端 AI/HPC 加速能力 | 压缩非 Nvidia 替代路径 |
| 高速互联 | InfiniBand、NVLink/NVSwitch、RoCE、SmartNIC/DPU、光模块 | 节点间带宽、延迟、拓扑和并行效率 | 降低中低端芯片堆叠成大集群的效率 |
| HBM | HBM2e/HBM3/HBM3E/HBM4、TSV、堆叠和测试 | 内存带宽与容量 | 限制 AI 芯片系统级性能 |
战略影响表现为：训练成本上升、云端大规模训练集群建设受限、通过第三国绕行难度增加、国产 GPU/NPU 与异构集群替代加速。
5. EDA、半导体 IP 与工业软件
EDA 软件是现代芯片设计的操作系统。先进制程设计不是只需要 RTL 编写，而是需要器件模型、PDK、设计规则、寄生提取、时序收敛、功耗完整性、物理验证、良率模型和封装协同设计全流程支撑。
5.1 芯片设计工具链
典型流程为：架构/ISA → IP 库 → RTL → 综合 → P&R → STA → DRC/LVS → Signoff → 封装协同设计。数据与约束贯穿全流程，包括时序、功耗、可靠性、物理实现和制造规则。
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| 工具域 | 关键能力 | 代表企业 | 封锁影响 |
| 前端设计 | 综合、仿真、形式验证、编译器与 RTL 设计 | Synopsys、Cadence、Siemens EDA | 限制复杂 SoC 设计迭代 |
| 后端实现 | 布局布线、时序收敛、功耗优化 | Synopsys、Cadence、Siemens EDA | 影响先进节点 PPA 指标 |
| 签核验证 | STA、DRC/LVS、寄生提取、可靠性验证 | Synopsys、Cadence、Siemens EDA | 影响流片成功率和量产风险 |
| 封装协同设计 | HBM、chiplet、2.5D/3D 封装多物理协同 | EDA 与封装软件生态 | 压制先进封装系统设计能力 |
5.2 半导体 IP 的系统性作用
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| 现代 SoC 构成 SoC = CPU + GPU/NPU + NoC + Memory Controller + SerDes + Analog/RF + Security + I/O Peripherals |
限制 IP 授权会放大芯片开发周期和验证成本。高性能 CPU IP、高速 SerDes、PCIe、DDR/HBM 控制器、NoC、安全 IP 和模拟射频 IP 都是现代 SoC 快速迭代的基础。
5.3 工业软件与数字工程平台
高端 CAD/CAE/CAM、CFD、FEA、电磁仿真、多物理场耦合、数字孪生和 PLM 平台，是航空航天、半导体设备、高端机床、机器人与复杂装备研发的底层工具。其受限会提高试错成本、延长验证周期并降低系统优化效率。
6. 先进封装与 Chiplet 新战场
当前 AI 芯片性能的增长不再只依赖前道制程缩小，还依赖封装、互连、HBM、散热和系统级集成能力。前道受限后，先进封装成为性能替代路径，但也因此被纳入新一轮管制重点。
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| 方向 | 关键技术 | 工程难点 | 战略意义 |
| HBM | TSV、microbump、hybrid bonding、堆叠测试 | 带宽、容量、良率、热管理 | 大模型训练生命线 |
| 2.5D 集成 | 硅中介层、RDL、CoWoS 类封装 | 大尺寸中介层、I/O 密度、翘曲与散热 | 提升 AI 加速器系统带宽 |
| 3D 集成 | 垂直堆叠、晶圆减薄、键合 | 互连密度、热阻、可靠性 | 提高单位面积算力密度 |
| Chiplet | 异构小芯片组合、NoC、die-to-die 互联 | 协议、封装、良率、生态标准 | 降低大芯片成本并提升复用性 |
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| AI 系统性能 AI System Performance ≈ f(Compute, HBM Bandwidth, Packaging Density, Interconnect Efficiency, Thermal Management) |
7. 量子、航空航天与高端制造设备
7.1 量子技术
量子计算与量子信息封锁主要面向稀释制冷机、微波测控、高速 ADC/DAC、低噪声放大器、低温同轴线缆、单光子探测器、FPGA 实时测控等关键工程链路。
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| 量子系统质量 Q_system = f(T1, T2, gate fidelity, readout fidelity, crosstalk, control latency) 量子比特规模化的瓶颈往往来自制冷负载、布线、串扰、测控通道数和实时控制延迟。 |
7.2 航空航天与高端制造
·高端五轴及以上数控机床：用于叶盘、整体叶轮、导弹壳体、潜艇螺旋桨、光学模具等复杂高精度构件。
·航空发动机热端制造：单晶叶片、定向凝固、高温合金粉末、热障涂层和高温疲劳测试。
·复合材料设备：AFP/ATL、热压罐、RTM、无损检测等支撑隐身结构、无人机、导弹壳体和卫星结构。
·高端工业仿真：CFD、FEA、电磁仿真、多物理耦合和不确定性量化支撑复杂装备研发。
8. 宽禁带半导体与材料设备
SiC、GaN 和 Ga2O3 等宽禁带/超宽禁带半导体同时服务新能源汽车、电网、雷达、通信与军用电源，是民用价值与军民两用敏感性高度叠加的技术方向。
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| 材料体系 | 关键设备/工艺 | 应用场景 | 核心瓶颈 |
| SiC | PVT 长晶、外延、离子注入、高温退火、切磨抛、缺陷检测 | 新能源汽车 800V、高压电网、光伏、轨交、航空电力 | 衬底缺陷、外延均匀性、离子注入激活与良率 |
| GaN | MOCVD 外延、射频/功率器件工艺、高纯金属有机源 | 5G/6G、相控阵雷达、卫星通信、快充电源 | 外延质量、热管理、可靠性和射频封装 |
| Ga2O3 | 单晶衬底、外延、高压测试、高温退火 | 未来高压功率器件 | 热导率、掺杂、缺陷控制和量产成熟度 |
9. 影响评估：从先进制程到 AI 大模型
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| 影响对象 | 短期影响 | 中长期影响 | 关键观测指标 |
| 先进逻辑芯片 | 7nm 以下稳定量产受压，工艺复杂度和成本上升 | 国产设备、材料、EDA 与工艺数据库加速补课 | 良率、产能、掩膜数量、设备稼动率 |
| 存储/HBM | HBM 堆叠、TSV、键合与测试受限 | 先进封装与国产存储生态成为重点 | HBM 带宽、堆叠层数、封装良率 |
| AI 大模型 | 训练集群建设成本上升，云端绕行难度增加 | 国产 GPU/NPU、算法效率、异构集群替代增强 | 训练成本、token throughput、集群规模、互联效率 |
| 高端制造 | 五轴机床、材料、工业软件与测试设备受审查 | 高端装备控制系统和数字工程平台自主化加速 | 机床精度、软件可得性、工艺迭代周期 |
| 量子技术 | 测控与制冷链路受限 | 国产低温、微波测控和量子工程平台成为战略方向 | T1/T2、门保真度、控制通道数、制冷功率 |
总体看，封锁会显著提高"从样片到稳定量产"的难度。先进制程的竞争不是能否在实验室做出单片，而是能否在成本、良率、交期和可靠性约束下持续量产。
10. 国产替代与工程攻关路线图
国产替代不应被理解为简单的"整机复制"，而应被理解为底层科学、核心零部件、设备控制、材料纯化、工艺平台、计量检测、软件生态和供应链协同的全链条重构。
10.1 七级替代阶梯
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| 层级 | 工程目标 | 关键任务 | 建议指标 |
| 1 材料 | 降低源头供应风险 | 高纯化学品、光刻胶、靶材、SiC/GaN 衬底 | 纯度、缺陷密度、批次稳定性 |
| 2 零部件 | 打通供应链短板 | 真空泵、阀门、陶瓷件、运动平台、传感器、RF 电源 | 寿命、漂移、洁净度、可靠性 |
| 3 设备 | 提升装备可得性 | 刻蚀、沉积、清洗、CMP、量测、封装设备国产化 | 工艺窗口、MTBF、稼动率 |
| 4 工艺 | 建立先进工艺平台 | 材料-设备-配方-量测闭环优化 | CD/overlay/LER/defect 指标 |
| 5 量测 | 构建工艺闭环能力 | 缺陷检测、CD-SEM、overlay、膜厚、e-beam | 检出率、误报率、吞吐量 |
| 6 封装 | 突破系统级性能瓶颈 | HBM、2.5D/3D、hybrid bonding、chiplet | 带宽、热阻、封装良率 |
| 7 生态 | 形成全球竞争力 | EDA/IP、开源软件栈、工艺数据库、人才体系 | 生态覆盖率、工具链成熟度 |
10.2 重点工程建议
·建立半导体设备控制系统共性平台：运动控制、温控、真空、RF、等离子体、电源、气路与安全互锁统一建模。
·强化计量检测和工艺数据库：用检测量测驱动工艺学习，而不是只追求单台加工设备。
·推进先进封装优先突破：HBM、chiplet、2.5D/3D、混合键合可作为先进制程受限下的性能补偿路径。
·打造国产 AI 算力软件栈：编译器、通信库、算子库、分布式训练框架和模型优化必须同步建设。
·构建工业软件自主平台：EDA、CAE、PLM、数字孪生与控制系统建模需要形成长期工程积累。
11. 风险边界、合规说明与公开资料来源
本报告基于公开信息进行技术与产业链层面的研究分析，目的在于理解国际技术管制对先进制造、AI 算力和高端装备产业的影响。不提供规避出口管制、绕过合规审查、获取受限技术或违反法律法规的操作建议。
11.1 合规边界
·不提供采购绕行、第三国转运、规避许可证审查或隐藏最终用途的方法。
·不提供获取受限芯片、设备、软件许可证或技术服务的操作路径。
·不提供军事用途制造、武器化应用或违反出口管制的技术实施方案。
·本报告仅用于战略研究、产业链分析、技术教育和合规理解。
11.2 公开资料来源（节选）
·美国 BIS：Advanced Computing and Semiconductor Manufacturing Items Export Controls 相关页面与规则说明。
·Federal Register：Implementation of Additional Export Controls: Certain Advanced Computing Items, Supercomputer and Semiconductor End Use。
·荷兰政府：Advanced semiconductor manufacturing equipment export control measures。
·日本 METI 及相关公开解读：2023 年先进半导体制造设备出口许可制度。
·公开企业资料：ASML、Nikon、Canon、TEL、SCREEN、Lam Research、Applied Materials、KLA、Hitachi High-Tech、Synopsys、Cadence、Siemens EDA、Nvidia、AMD、Intel 等。
附录 A：封锁清单总表
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| 领域 | 代表节点 | 技术作用 | 主要影响 |
| EUV/DUV 光刻 | ASML、Nikon、Canon | 最先进节点图形形成 | 限制 7nm 以下/5nm/3nm 高效率量产 |
| Track 与材料 | TEL、SCREEN、JSR、TOK、Shin-Etsu | 光刻胶涂布、显影、缺陷控制 | 影响 CD、LER、缺陷与工艺窗口 |
| 刻蚀 | Lam、Applied Materials、TEL | 图形转移、GAAFET、3D NAND HAR | 影响结构制造、深宽比与侧壁损伤 |
| 沉积 | Applied Materials、Lam、TEL、Kokusai | CVD/PVD/ALD 薄膜控制 | 影响高 k、阻挡层、堆叠膜一致性 |
| 清洗/CMP | SCREEN、TEL、Lam、Ebara、AMAT | 污染控制与全局平坦化 | 影响光刻焦深、互连可靠性和良率 |
| 检测量测 | KLA、Hitachi High-Tech、Lasertec、Onto | 缺陷检测、CD/overlay、膜厚 | 决定工艺闭环和量产爬坡速度 |
| AI GPU/HPC | Nvidia、AMD、Intel | 大模型训练、超算、集群互联 | 训练成本上升，集群扩展受限 |
| EDA/IP | Synopsys、Cadence、Siemens EDA、ARM 生态 | 芯片设计与验证 | 限制高端 SoC 和 GAAFET 设计 |
| 先进封装/HBM | 封装设备、存储厂商与材料生态 | HBM、TSV、hybrid bonding、chiplet | 限制系统级 AI 性能提升 |
| 量子/航空/工业软件 | 低温测控、五轴机床、CAE/PLM | 量子计算、高端装备研发 | 延伸到更广军民两用技术边界 |
附录 B：术语与缩略语表
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| 术语 | 解释 |
| BIS | Bureau of Industry and Security，美国商务部工业与安全局。 |
| FDPR | Foreign Direct Product Rule，外国直接产品规则。 |
| EUV | Extreme Ultraviolet Lithography，极紫外光刻。 |
| DUV | Deep Ultraviolet Lithography，深紫外光刻。 |
| Track | 涂胶显影系统，负责光刻胶旋涂、烘烤、显影、清洗等。 |
| CD | Critical Dimension，关键尺寸。 |
| LER | Line Edge Roughness，线边粗糙度。 |
| ALD | Atomic Layer Deposition，原子层沉积。 |
| ALE | Atomic Layer Etching，原子层刻蚀。 |
| HAR | High Aspect Ratio，高深宽比。 |
| CMP | Chemical Mechanical Polishing，化学机械抛光。 |
| HBM | High Bandwidth Memory，高带宽存储器。 |
| TSV | Through Silicon Via，硅通孔。 |
| GAAFET | Gate-All-Around FET，全环绕栅晶体管。 |
| EDA | Electronic Design Automation，电子设计自动化。 |
| PDK | Process Design Kit，工艺设计套件。 |
| NoC | Network-on-Chip，片上网络。 |
| SiC / GaN / Ga2O3 | 碳化硅、氮化镓、氧化镓，宽禁带/超宽禁带半导体材料。 |
12. 全景信息图图集
以下图集为前文内容的可视化版本，包含 1 张主图和 9 张子图，适合用于汇报、研究讨论和战略研判。
主图：日美荷对中国先进技术与设备封锁体系全景图
主图 日美荷对中国先进技术与设备封锁体系全景图
子图1：总体战略、管制机制与国家分工
子图1 总体战略、管制机制与国家分工
子图2：光刻、涂胶显影与光刻材料封锁
子图2 光刻、涂胶显影与光刻材料封锁
子图3：刻蚀、沉积、清洗、CMP 与离子注入
子图3 刻蚀、沉积、清洗、CMP 与离子注入
子图4：检测量测、离线分析与良率控制
子图4 检测量测、离线分析与良率控制
子图5：AI 芯片、HBM 与超级计算硬件封锁
子图5 AI 芯片、HBM 与超级计算硬件封锁
子图6：EDA、半导体 IP 与设计软件封锁
子图6 EDA、半导体 IP 与设计软件封锁
子图7：先进封装、HBM 与 Chiplet 新战场
子图7 先进封装、HBM 与 Chiplet 新战场
子图8：量子技术、航空航天与高端制造设备封锁
子图8 量子技术、航空航天与高端制造设备封锁
子图9：宽禁带半导体、影响评估与国产替代路径
子图9 宽禁带半导体、影响评估与国产替代路径