在多电压轨的电子系统中，上电时序控制是确保FPGA、ASIC、DSP等复杂芯片可靠工作的关键。DC-DC模块的ON/OFF使能引脚为系统设计者提供了灵活的控制手段。然而，不同系列模块的使能逻辑和电平阈值存在差异，错误的连接可能导致模块无法正常启动。本文以智腾1/16砖系列（Z18S、Z28S、Z48S）为例，详细解析使能引脚的电气特性及应用要点。
一、使能逻辑的基本概念
电源模块的使能逻辑分为两类：
正逻辑：高电平（或悬空）开通，低电平关断
负逻辑：低电平开通，高电平（或悬空）关断
智腾1/16砖全系列采用负逻辑，但具体实现与1/8砖有所不同。以下逐项分析。
二、1/16砖使能参数详解
以Z18S05M50SNA（Z18S系列）为例，规格书"其他特性"栏中写明：
解读：
当ON/OFF引脚与Vin-之间的电压在3V至15V范围内，或该引脚悬空（内部上拉至约5V？实测应确认），模块关断输出。
当该电压在-0.3V至1.0V之间（即低电平），模块开通输出。
Z28S系列和Z48S系列具有完全相同的规定。这与常见的负逻辑（如低电平开通、高电平关断）一致，但关断电平范围非常宽（3-15V），且悬空被视为关断，这意味着模块默认状态是关闭的，必须主动拉低才能开启。
三、与1/8砖使能的对比
1/8砖模块（如Z18E系列）的使能参数：
关断电压：1.0-12.0V（高电平关断）
开通电压：-0.3-0.8V（低电平开通）
差异在于：
1/8砖悬空时，内部通常有弱下拉或逻辑默认开通？实际需对照手册：1/8砖使能脚悬空时输出是开启还是关闭？规格书未明确悬空状态，但根据"负逻辑"定义和典型应用，通常悬空相当于高电平（关断）。但1/8砖的关断电压起点为1.0V，而1/16砖为3.0V，这意味着1/16砖需要更强的低电平信号来开启。
四、实际电路设计要点
-
直接控制方式
如果需要永久开启模块，应将ON/OFF引脚直接连接到Vin-（输入负端），而不是悬空。悬空会导致模块关断。
-
通过外部开关或逻辑门控制
推荐使用开漏/集电极开路输出驱动ON/OFF引脚，如下图所示（参见各规格书图13）：
控制信号低电平时，晶体管截止，ON/OFF被内部上拉电阻拉至内部高电平（约5V），模块关断。
控制信号高电平时，晶体管导通，ON/OFF被拉低至接近0V，模块开通。
注意：如果使用CMOS逻辑门直接驱动，需确认输出低电平低于1.0V（大多数逻辑门满足），输出高电平不应超过15V（通常3.3V或5V逻辑可以）。
-
与微控制器GPIO连接
MCU的GPIO输出高电平通常为3.3V或5V，直接连接到ON/OFF引脚时：
高电平（3.3V）处于3-15V关断区间 → 模块关断
低电平（0V）处于-0.3-1.0V开通区间 → 模块开通
因此，软件逻辑应为：输出低电平开启模块，输出高电平关闭模块。这与常见思维相反，需要代码注释明确。
-
多模块上电时序
当系统中使用多个1/16砖模块，需要按顺序上电时，可以采用以下方法：
使用复位IC或电压监控器，依次拉低各模块的ON/OFF引脚。
使用前一级模块的Power Good信号驱动后一级模块的ON/OFF。但注意Power Good输出通常是高电平有效（表示电压正常），需要反相器或开漏缓冲才能转换为低电平开启。
五、典型问题与故障排查
问题1：模块不启动，ON/OFF悬空
原因：悬空对应关断状态。解决：将ON/OFF短接至Vin-或拉低至1.0V以下。
问题2：使用3.3V逻辑控制，高电平3.3V，低电平0V，但模块无法关断
检查：如果控制信号高电平实际只有2.8V（由于线路压降），可能低于3.0V，未进入关断区。规格书保证的关断电压下限为3.0V，实际可能略低，但设计应保证高电平≥3.3V。如果MCU供电为3.0V，应使用开漏加外部上拉至5V的方式。
问题3：模块在输入电压上升过程中误触发
输入电压未稳定时，ON/OFF引脚电压可能因分压或电容耦合出现短暂低电平，导致模块提前开启。建议在ON/OFF引脚对Vin-并联一个小电容（如0.1μF）滤除噪声，或在控制信号路径上串联电阻。
六、与其他系列的兼容性考虑
如果系统中混用1/8砖和1/16砖，且共用同一使能控制信号（如来自CPLD的同一个输出引脚），需注意：
1/8砖要求高电平（>1.0V）关断，低电平（<0.8V）开通。
1/16砖要求高电平（>3.0V）关断，低电平（<1.0V）开通。
若控制信号高电平为3.3V，对1/8砖而言3.3V > 1.0V，满足关断条件；对1/16砖3.3V处于3-15V区间，也满足关断条件。低电平0V两者均满足开通条件。因此3.3V逻辑可同时驱动两种模块，但需确保1/8砖的关断阈值没有因批次差异而漂高。最稳妥的方式是使用开漏驱动，外部上拉至5V，使高电平达到5V，低电平0V。
七、结论
智腾1/16砖电源模块的使能引脚采用负逻辑，低电平（<1.0V）开通，高电平（3-15V）或悬空关断。系统设计时应将该引脚主动拉低以实现开启，不可悬空。与1/8砖相比，关断电压阈值更高（≥3V），但使用3.3V逻辑电平可直接兼容。对于上电时序要求严格的系统，应合理规划各模块使能信号的先后顺序，并利用前级Power Good信号经反相后驱动后级模块。正确理解使能逻辑可避免模块无法启动或时序混乱的问题。