2026年5月25日，华为在国际电路与系统研讨会（ISCAS 2026）上正式发布了τ定律（韬定律），论文同步刊载于中国科学院预发布平台，人民日报当天发了消息。
这事在中国半导体行业是头一回------中国企业跑到全球半导体会议上宣布：以后大家按我的规则玩。
具体内容是：今年秋季新款手机芯片的晶体管密度将达到238 MTr/mm²，约等于台积电3纳米。2031年目标更激进------等效1.4纳米。这里有个背景需要交代：物理上，1.5纳米以下是量子隧穿禁区，电子会直接穿墙跑掉，芯片报废。华为说它能做到1.4纳米，意味着绕开了传统路线，用另一种办法达到了理论上不可能的事。
τ定律的本质是一次路线的切换，不是工艺升级。
摩尔定律：一片工厂园区的故事
先说摩尔定律。整个半导体行业几十年都在干同一件事，用工厂类比最容易说清楚。
芯片是一片工厂园区，里面密密麻麻排列着工位（晶体管），计算就是材料在各工位之间不断搬运、协作的过程。工位之间的运输通道（互连线）决定了材料从A点到B点需要多久。
目标很直接：用同样的电，做更多计算。
最早工位有一张桌子大，园区面积固定，能塞下的工位数有限。后来工艺进步，工位缩小到火柴盒大小，数量呈指数增长。一代代芯片升级，干的就是这件事：把工位做小，塞更多工人进去，干的活就更多。
这就是几何微缩------用空间换性能。
这条路正在撞上两堵墙。
第一堵墙：工位没法再小了
量子隧穿效应。
工位小到某个临界点，材料不再老老实实走运输通道，开始能穿墙------绕过通道直接到达不该去的地方。电子乱窜，该放电的地方不放电，不该通电的地方乱通电，整个工厂陷入混乱。
临界点大约是1.5纳米。低于这个尺寸，芯片在物理上无法工作。
第二堵墙：传送带反而变长了
假设不考虑隧穿，继续缩小工位，能行吗？
还是不行。
园区面积是固定的。工位缩小了，运输通道并没有缩短，反而因为园区被塞得更密集变得弯曲、绕路、更长。工位是小了，但材料从A到B的时间反而更长了，效率不升反降。
业内有句话：7纳米节点之后，纯靠缩小尺寸带来的收益已经趋于平缓。几代芯片升级消费者感受不到明显提升，不是工程师不够努力，是这条路快到头了。
工位没法更小，通道反而更差，"把工位缩小"这条老路已近终点。
华为的结论是：别再折腾工位了，瓶颈在运输通道。
τ定律：时间才是真正的货币
华为重新问了一个最根本的问题：应该优化的到底是什么？
过去行业问的是：晶体管还能缩小多少？
华为问的是：时间。
回到工厂类比。芯片的最终性能不取决于工位有多小，能塞多少工人，毕竟物理定律决定了不能无限缩小，也取决于材料从A运到B花多少时间。每一次搬运有延迟，每一次等待都在烧电。
过去六十年，行业把缩小工位当作压缩时间的手段。这条路走到尽头才发现：我们一直用正确的方法解决问题，但工具变了。
τ定律的核心是：时间本身才是优化目标。几何缩小只是一种压缩时间的手段，当这种手段失效，就换另一种手段继续压缩时间。
华为引入τ（韬）这个特征时间常数，来度量信号在芯片内部完成一次传播所需的时间。这个时间存在于每个层级：晶体管开关、电路传输、芯片内通信、系统协作，每一层都在消耗时间，每一层都值得优化。
怎么压缩时间？
把工厂从一层变成多层。
LogicFolding：把工厂折叠起来
华为把核心技术命名为LogicFolding（逻辑折叠）------把工厂折叠起来。
工位已经没法再小，运输通道越来越长，整个系统的瓶颈是材料在平面上要走的距离太长。
LogicFolding的思路是：不再把所有工位平铺在一层楼，分布到多层楼去。一层放组装工位，一层放质检，一层放仓库，楼层之间用高速电梯（混合键合互连）连接。工位没有变小，占用面积没变，但关键材料不需要横穿整个园区，垂直方向电梯直达，比绕路快得多。
这是把芯片从2D逻辑变成3D逻辑。
华为在麒麟2026芯片上实现了双层堆叠。两层晶圆通过极细间距的混合键合技术连接，信号几乎无缝穿越两层边界。层与层之间的垂直通道使用硅通孔（TSV）实现高速信号传递。
关键数据来自麒麟2026量产实测：
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• 晶体管密度：155 → 238 MTr/mm²（单代提升53%，以往需要三年几何微缩才能实现）
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• 系统能效提升：41%
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• 最高时钟频率提升：近13%
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• SRAM工作频率提升：超过40%
以上提升全部在固定器件节点上实现。没有更先进的制造工艺，没有EUV光刻机，纯粹靠折叠。
只提升了53%，没有翻倍，因为第一代是保守设计：混合键合间距还有优化空间，折叠也没有全芯片覆盖，先动了关键路径上最影响性能的部分。其他区域留着空白，等工艺成熟再补。
华为未来路线图：
"对折1.5次"是说：不是全芯片整齐划一折叠，而是最核心的性能关键区域优先到三层，其他区域保持双层，加权效果相当于折叠了1.5次。随着工艺成熟，覆盖面积越来越大，折叠次数逐步趋近2次、3次。
折叠次数越多，连接工艺越成熟，覆盖面积越大，性能提升越高。2031年四层折叠能达到等效1.4纳米，突破1.5纳米物理极限------靠的不是把工位缩小到不可能的程度，而是改变了工厂的空间布局。
今年秋天，见分晓
今年秋季发布的新款手机芯片将具备约等于台积电3纳米的晶体管密度和能效。关键在于这是在国产制造工艺下实现的，没有最先进的EUV光刻机，没有依赖海外代工厂。
怎么验证？用手机游戏就够了。那些"没有3纳米芯片根本开不满特效"的手游会是最诚实的测试。所有特效开到最高，不卡顿、不发烫，那就是3纳米的表现。
秋季见真章。
到2031年，华为预计达到等效1.4纳米。制程工艺可以停在原地，但性能继续往前走。
还有一个更值得关注的事：对折技术和制程工艺是两套平行的进化路线，各走各的，威力叠加，是乘法不是加法。
传统制程路线接近极限，每年提升空间越来越小，大概每年10%。对折技术是另一条跑道，不受物理极限约束，每年可能提升100%。
两条路分开走：纯制程路线，十年后约2.6倍；制程加对折同时走，每年乘以2，十年后是几十倍。各走各的，然后相乘。这才是τ定律最值得看的地方。
结语：一条没人走过的路
过去七八年，华为没有公开自己在做什么。不是藏不住，是时机未到------技术差距太大时，亮底牌只会让对手警醒。
现在不一样了。这次主动公开τ定律是明牌：把路说出来，不怕你跟；恰恰相反，巴不得你跟。
传统制程已近物理极限，继续走老路收益越来越小。任何芯片厂商------华为、三星、英特尔、台积电------都能从时间微缩路线中受益。但要跟，就得从头开始。华为已经在这条路上走了七八年，专利墙已经树起来，后来者绕路要难得多，想省事就得付费谈授权。
不走这条路的代价，是被走得越来越远的对手甩开。这是阳谋，但明牌依然让对手无法选择。