大家好。在高速数字电路设计中，电源分配网络（PDN）的去耦设计直接关系到芯片能否获得稳定、纯净的电源供应。如果去耦电容的数量、容值或布局位置选择不当，轻则导致电源噪声超标，重则引发系统功能异常。传统方法往往依赖经验公式或等到PCB布局阶段才能验证去耦效果，一旦发现问题，修改成本极高。
Cadence 25.1新版本为System Capture新增了去耦电容仿真功能，允许设计师在原理图设计阶段，通过仿真快速评估不同电容配置对电源阻抗的影响，从而科学地优化去耦方案，避免欠设计或过设计。本次分享将带大家了解如何使用去耦电容仿真功能。以下是关键步骤总结：
第一步：启动去耦电容分析
- 打开原理图，选中需要添加去耦电容的目标器件，右键选择 Bypass/Decaps。
第二步：配置电容参数
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添加电容：根据电容容值（Value）进行搜索，选择并添加所需的去耦电容。
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调整数量：按需修改每种电容的放置数量。
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指定连接关系：配置电容所连接的电源符号（Power Symbol）和地符号（Ground Symbol）。
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设置摆放距离：修改电容与芯片电源引脚之间的间距（Distance），用于后续约束传递。
第三步：执行仿真
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设置仿真参数：调整纹波电压（Ripple Voltage）和瞬态电流（Transient Current）等仿真条件。
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运行仿真 ：点击 Plot Target Impedance，系统将生成电源阻抗-频率曲线。
第四步：查看结果并应用
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仿真完成后，分析阻抗曲线是否满足目标阻抗要求。
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可根据仿真结果反复调整电容配置，直至去耦效果满足设计目标。
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点击 OK，将最终的电容配置结果摆放到原理图上。
通过以上四步，即可在原理图阶段完成去耦电容的仿真与优化，有效提升电源完整性设计的效率与质量。
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