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FPGA开发技能(9)快速生成约束XDC文件前言：作为一名FPGA工程师，通常公司会对该岗位的人有一定的硬件能力的要求，最基础的就是需要依据原理图的设计进行FPGA工程内的XDC约束添加。人工的看图写约束容易出错，写一个python程序，并由此生成一个可执行程序，双击该程序选择一个由cadence导出的csv文件，即可将csv文件转成xdc文件。不同设计软件导出文件的类型和格式不同，这里仅支持由cadence导出的csv文件。以下是具体的操作步骤。

cadence多版本启动问题电脑上安装了 17.4 和16.6两个版本打开16.6时会弹出 **原因：**使用Allegro设计PCB时，当关闭软件后，再次打开Allegro软件，打开的文件为上一次操作过的.brd文件，这是Allegro软件安装的默认设置。

cadence 17.4之allegro 不能设置net颜色在给指定的网络设置颜色时，失败，并在command内出现了(SPMHFN-62): Disable custom colors is enabled. Net "Gnd" assigned color.字样。说明隐藏了定制颜色。解决方法如下：

cadence SPB17.4 - allegro - DRC error “Soldermsk to Shape Spacing“未铺铜前，DRC正确。铺铜后，出现DRC error “Soldermsk to Shape Spacing” 这个报错点是Mark点封装，放了3个Mark点，均有这种报错。因为其他封装没这个错误，初步怀疑，是封装做的不合适。不过暂时不知道封装咋改合适。以后自己再做一个Mark点封装再试试。

Cadence：Conformal系列形式验证工具Conformal 工具最早由Verplex Systems开发。Verplex是一家专注于形式验证工具开发的公司，其核心产品是Conformal等效性检查工具。由于其技术的先进性和市场需求，Verplex的 Conformal工具迅速在半导体行业内获得了认可。

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Allegro光绘Gerber文件、IPC网表、坐标文件、装配PDF文件导出打包一般要的层叠信息文件如下图所示那么具体怎么操作呢，请看下文然后是阻焊层的层叠，表层和底层种类一样，以表层展示

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Cadence SPB17.4 -Allegro - 做Logo封装及添加中文丝印链接：https://pan.baidu.com/s/1eUgUOjOfNam3rqZyQOov_g 提取码：s482

cadence SPB17.4 S032 - Update Symbols失败的问题铺铜后, 进行DRC, 发现安装孔不太合适, 有DRC警告. 安装孔是一大孔, 上面打了一圈小孔. 这些小孔有警告, 说孔和孔之间不能干涉. 开始将这些DRC Waived掉, 挺麻烦的. 就想换个封装. 换好封装后, 更新符号. 更新不成功. 如果手工删掉安装孔和带安装孔的元件(delete 或者 Delete component), 再保存板子工程, allegro就会崩溃退出. 这是能重现的… 折腾了好几个小时, 搞定.

PCB - 封装焊盘阻焊层的检查打样回来, 看到要焊接的几个插件管脚有阻焊, 无法焊接. 这几个封装是直接从第三方扒下来的, 出了gerber文件后, 没注意到阻焊层的检查, ++ 给厂家的是gerber文件, 厂家严格按照gerber文件来生产, 和人家没一点关系. 查一下啥问题.

Cadence网表导出常见错误好不容易绘制出来原理图，结果导出报了很多条错误，由于哥们还是小白，所以很多事情还不懂，有错误的地方希望大佬们能够指出，主要还是以我遇到的为主。

Cadence软件屏幕显示问题就是今天打开Cadence软件想导出网表看一下，发现没有显示确定按钮什么的，那个窗口也是无语，不能移动，缩放也只能左右缩放，还不能缩小什么的，真的醉了，后面就是调整窗口的分辨率。

【ADS】导入CMOS衬底文件+使用coilsys生成电感新建工程经常忘记怎么操作，简记防遗忘。designKits-》unzip，选择对应库的压缩包，我这里是（TSMC_CRN65GP_v2.zip）。为了工程文件比较有条理，这里直接在当前工程的文件夹下新建一个文件夹，命名为designKit，如图 designKits-》manage，勾选刚才导入的库的lib.def文件。这里是TSMC_CRN56GP_v2