告别无头苍蝇：高速板 PCB 设计“规则先行”实战兵法

在面对一块全新的高速板网表时，请强行压抑住拉线的冲动，深呼吸，然后严格按照以下 五个阶段 来建立你的规则体系。顺序绝对不能错！

第一阶段：物理层基建 ------ 层叠结构与阻抗（决定线宽的前提）

很多新手上来就想设置"数据线多宽，电源线多宽"，这是本末倒置的。在高速板中，信号线的粗细不是你随便定的，而是算出来的。

1. 确定层叠结构 (Stackup)：

   • 首先要确定这是 4 层、6 层还是 8 层板？（跑 LPDDR4 通常至少需要 6 层起步）。

   • 打开 EDA 的"层叠管理器"，定义好哪一层是走线层，哪一层是完整的地平面 (GND) 和电源平面 (PWR)。

2. 阻抗计算 (Impedance Control)：

   • 高速信号必须做阻抗匹配，否则信号会反射成一团乱码。

   • 一般单端信号（如 DDR 的 DQ 数据线）做 50Ω 阻抗 ；差分信号（如时钟 CLK_P/N、USB、HDMI）做 90Ω 或 100Ω 差分阻抗。

   • 根据板厂（如嘉立创）提供的层叠参数，用阻抗计算神器算出具体的线宽。（例如：算出 50Ω 对应 4.5mil 线宽，100Ω 差分对应 4mil 线宽/5mil 间距）。

💡 实战结论： 只有拿到了阻抗计算的结果，你才真正拥有了下一步设置"线宽"和"差分间距"的法定数据。

第二阶段：逻辑身份确立 ------ 差分对与网络类

有了物理参数，接下来要告诉 EDA 软件，板子上这几千根飞线，谁和谁是一伙的，谁和谁是一对的。

1. 先组建"差分对 (Differential Pairs)"：

   • 这一步必须最先做。把真正的差分信号绑定在一起。

   • 在网络树中，把 CLK_P / CLK_N，DQS_P / DQS_N，以及 USB 的 DP / DM 等，统统创建为差分对。软件一旦认出它们是差分对，以后拉线时就会自动两根线一起出，自动保持平行。

2. 再建立"网络类 (Net Classes)"：

   • 这就是我们之前讨论的给 LPDDR4 的通道 A 和通道 B 分家。

   • 建立 DDR_CHA_BYTE0、DDR_CLK、POWER_3V3 等类别。

   • 关键操作： 给不同的网络类染上高饱和度的颜色（电源红色、地线隐藏、数据线红蓝绿紫区分）。此时，画布上的逻辑已经极度清晰。

第三阶段：空间生存法则 ------ 间距规则 (Clearance)

在密集的 BGA 芯片底下，空间寸土寸金。间距规则没设好，连线都引不出来（扇出失败）。

1. 全局默认间距：

   • 在设计规则中，将全局的"线与线"、"线与焊盘"、"过孔与铜皮"的安全间距设为一个常规值，比如 5mil 或 6mil。（具体看板厂工艺极限）。

2. 局部特权间距（针对 BGA 区域）：

   • 像 RK 这种微小间距的 BGA，引脚之间太挤了，全局 5mil 可能走不通。

   • 需要设置区域规则 (Room Rule) 或者针对特定网络类设置更小的间距（比如在 BGA 区域内允许 3.5mil 的间距）。

3. 高速抗串扰间距（3W 原则）：

   • 针对时钟信号或 DDR 数据线，为了防止互相干扰，需要把同组内的线间距拉大。通常要求线中心到线中心的距离是线宽的 3 倍（所谓 3W）。

第四阶段：尺寸通行证 ------ 线宽与过孔 (Width & Via)

现在，把第一阶段算出来的阻抗线宽填入规则中。

1. 信号线宽：

   • 全局默认线宽可以设个保守值（如 5mil）。

   • 针对阻抗线，创建特定的线宽规则。比如设定 DDR_NET_CLASS 的专属线宽为刚算出来的 4.5mil。

2. 电源线宽：

   • 给 POWER 网络类单独设置规则，最小线宽可以设为 10mil，推荐 20mil 甚至更宽。电源线能多粗就多粗，最好铺铜皮。

3. 过孔规则 (Via Size)：

   • 设置全局过孔的内外径（比如外径 16mil/内径 8mil，或者 20mil/10mil）。

   • 针对 BGA 区域，可能需要设置更小的盘中孔（如果工艺允许）或者极小过孔。

第五阶段：终极裁决 ------ 等长规则 (Length Matching)

这是跑高速板最玄学、也最耗时的一步，必须在最后设置。

1. 建立匹配组：

   • 告诉软件你要让谁跟谁等长。比如要求 DDR_CHA_BYTE0 里的 8 根 DQ 线、1 根 DQM 线，必须跟 DQS0_P/N 差分对等长。

2. 设定误差容忍度 (Tolerance)：

   • 绝对等长是不可能的，必须给一个误差范围。

   • 对于 LPDDR4，同字节组内的数据线误差通常要求非常严格，比如 ±25mil 或 ±50mil 之内。

   • 地址/控制线相对宽松一点，可能允许与 CLK 相差 ±100mil。

设置完等长规则后，你在后期绕线（画蛇形线）时，EDA 软件才会弹出一个实时的长度进度条，提示你哪根线长了、哪根线短了，直到进度条变绿。

总结逻辑流

把这套兵法贴在显示器旁边。下次开新板子，默念这条流水线： 查板厂算阻抗 ➔ 绑差分建类别 ➔ 设间距防爆红 ➔ 定线宽布电源 ➔ 压轴设定等长。

完成这五步，你的底层架构就如同钢铁般坚固。接下来，就算面对再复杂的 SoC，也就是个"连连看"加上"贪吃蛇（绕等长）"的体力活了！

这套规则体系建立在"物理层叠和阻抗"的基础之上。你现在定好这块板子的层叠结构（比如打算做 6 层还是 8 层、具体板厚多少）和阻抗计算参数了吗？