高云Arora V系列时钟体系
概述
a）本节背景：国产FPGA存在时钟架构模糊、设计指引缺失等痛点。因此该时钟体系解决
1）时钟资源不分层，内核逻辑与高速IO共用布线，高频下抖动、串扰超标，时序收敛难度大；
2）时钟门控、切换等功能依赖用户逻辑搭建，容易产生毛刺和亚稳态，无法满足车规功能安全、低EMI要求；
3）不同规模器件资源无梯度匹配，小设计浪费资源，大设计资源不足。
高云Arora V系列时钟体系正是针对上述问题，提出的分层专业架构。
b）
1）2层专用时钟网络
2）3类时钟功能模块
全局时钟
a）DCE
1）本小节背景：在低功耗FPGA设计中，时钟门控是降功耗的关键。但传统纯逻辑方案的痛点是：①纯组合逻辑搭建门控容易出毛刺，引起寄存器误触发；②用户逻辑实现的门控无法接入专用全局时钟网络，时钟skew不可控，高频设计时序收敛难度提升；③不同项目门控实现方式不统一，综合和时序分析一致性差。
2）
b）DCS
1）本小节背景：在高可靠、多模式、低功耗FPGA系统中，多时钟源动态切换是核心需求，如主备时钟冗余、动态变频降功耗、多接口速率切换。但存在三个问题：①用逻辑MUX切换时钟，异步切换容易产生毛刺窄脉冲，导致寄存器误触发和亚稳态；②时序质量差：逻辑MUX走通用布线资源，引入额外skew与抖动，高频时钟路径下时序收敛难度增加；③开发成本高。
2）
高速时钟
a）DHCE
1）本小节背景：在MIPI、DDR、SerDes高速接口设计中，时钟动态关断是降低功耗的核心手段。但传统方案存在三个问题：①用通用LUT逻辑搭建高速时钟门控，走普通布线资源会引入额外时钟抖动与skew，在数百MHz的高速接口场景下，直接导致IO建立/保持时间裕量不足，时序收敛困难；②异步门控容易产生毛刺，引发采样错误、数据丢包、PHY失锁甚至系统异常复位；③全局时钟门控DCE针对内核逻辑优化，无法接入HCLK高速时钟专用路径，强制跨域使用会损失高速时钟的路径优势，无法发挥IO接口的最高性能。
2）
b）CLKDIV2
1）本小节背景：在MIPI、DDR、源同步高速IO设计中，需要对高速时钟进行二分频以生成并行域时钟，且要求分频前后时钟相位严格对齐。传统逻辑实现方案的问题：①用通用寄存器搭建分频电路，走普通布线资源会引入额外的时钟skew和抖动，相位偏差不可控，压缩高速IO的建立/保持时间裕量，导致时序收敛困难；②相位一致性差，多通道并行设计中，各通道逻辑分频的复位与布线延迟存在差异，容易导致通道间时钟相位偏移；③全局PLL分频资源数量有限且面向全芯片，无法为每个IO bank提供独立灵活的高速分频能力。
2）
c）CLKDIV
1）本小节背景：在DDR、MIPI、SerDes高速串行、源同步IO等场景中，时钟分频不仅需要支持多种分频比，还需要精准微调相位以实现采样窗口居中。传统方案存在三个问题：①逻辑分频性能不足，如抖动大、相位偏差不可控、半整数分频逻辑实现复杂，高速下直接导致采样错误；②相位校准成本高精度低，依赖于PLL相位微调，但是PLL资源有限且无法按IO Bank独立校准，用逻辑延时线补偿则受工艺温漂影响大，一致性差；③全局时钟分频资源面向内核逻辑优化，接入高速IO路径会引入额外布线延迟，损失HCLK专用路径的性能优势，压缩了接口时序裕量。
2）
d）DLLDLY
1）本小节背景
2）
系统时钟
a）PLL
1）本小节背景
2）分频方式
3）相位和占空比
b）PLLA
1）与PLL的区别
c）DQS
1）本小节背景
d）DDRDLL
晶振时钟
a）OSC
b）OSCA
c）OSCB