随着对更高密度、更高带宽和更低功耗的需求不断加速，许多 IC 设计团队开始向上探索 ------ 采用带有硅通孔（TSV）的 3D IC。3D IC 有望通过将大量功能集成到小型封装中，实现 "超越摩尔" 的集成，同时提升性能并降低成本。3D IC 封装可容纳多个异构芯片 ------ 例如逻辑、存储器、模拟、射频和微机电系统（MEMS）------ 采用不同的工艺节点，例如高速逻辑采用 28nm，模拟采用 130nm。这为片上系统（SoC）集成提供了一种替代方案，有可能推迟将所有功能迁移到新工艺节点所需的高昂成本。
带有 TSV 的 3D IC 预计将在网络、图形、移动通信和计算等领域产生广泛影响，尤其适用于需要超轻、小巧、低功耗设备的应用。具体应用领域包括多核 CPU、GPU、数据包缓冲器 / 路由器、智能手机、平板电脑、上网本、相机、DVD 播放器和机顶盒。
尽管人们对这一新兴技术抱有极大兴趣，但它仍处于早期阶段。缺乏标准定义，供应链生态系统仍在变动之中，设计、验证和测试挑战仍有待解决。本文简要概述了 3D IC 技术，然后讨论了设计挑战、生态系统需求以及所需的解决方案。虽然多种多芯片封装已经存在多年，但本文重点关注带有 TSV 的堆叠芯片的硅实现（Silicon Realization），特别是堆叠不同类型芯片（如逻辑、存储器、模拟、数字或射频）的场景。
从设计角度来看，好消息是 3D IC 不需要大规模更换工具。无需购置新的 "3D" 设计系统，工艺技术方面也没有明显的障碍。然而，在架构分析、布局规划、布局布线、热分析、时序、信号完整性、IC / 封装协同设计以及测试等领域，需要新的能力。其中一些能力目前已经具备，另一些则正在开发中。
最终需要的是一种面向 3D IC 的硅实现方法。正如 EDA360 愿景论文所述，硅实现可以采取多种形式，包括模拟和数字 IP 模块、完整的 IC 和片上系统，或 3D IC。但无论最终产品是什么，硅实现流程都有三个特征：统一的设计与验证意图、适当使用更高层次的抽象，以及将物理、电气和制造数据汇聚到成功的 "签核" 流程中。成功的 3D IC 设计环境将在前期捕获设计意图，通过早期评估和布局规划支持抽象，并通过测试、实现、提取、分析和封装工具实现收敛。
深入了解带有 TSV 的 3D IC
当今的片上系统（SoC）在单个硅芯片上集成了数量惊人的功能。SoC 通常包括处理器、数字逻辑、存储器和模拟组件，以及嵌入式软件。一些 SoC 拥有数亿个门电路，运行速度逼近千兆赫兹。
然而，传统的单芯片 SoC 存在一些缺点。其一，所有组件都以相同的工艺节点放置在同一芯片上，尽管在先进工艺节点上进行模拟和射频设计极具挑战性。如果设计团队试图在先进工艺节点上实现模拟电路，可能需要花费大量时间来开发和测试必要的 IP 模块，并应对工艺相关问题，如变异性和漏电。
单芯片 SoC 的另一个挑战是混合信号集成与验证。将模拟和数字电路紧密放置在一起可能引发诸多问题。或者，可以将敏感的模拟或噪声较大的数字组件放置在单独的 IC 中，但这就需要在各个封装之间驱动信号，从而消耗功耗并降低性能。
也许当今 SoC 设计最大的担忧是不断攀升的开发成本。据行业估计，在 32nm 工艺节点上，SoC 硬件和软件开发成本可能超过 1 亿美元。此外，漫长的开发周期也带来额外成本。如果无法降低成本，先进节点 SoC 将仅对少数高产量应用可行。
单芯片 SoC 的一种替代方案是将多个硅芯片放入单个封装中。这样就可以，例如，对模拟 / 射频电路使用 90nm 工艺，对数字逻辑使用 28nm 工艺（图 1）。系统级封装（SiP）、封装内硅和多芯片模块（MCM）等术语都用于指代多芯片封装技术，其中多个芯片安装在公共基板上并相互连接。这些技术在 20 世纪 90 年代初开始获得认可。
图 1：片上系统（SoC）与系统级封装（SiP）的比较
与 SoC 实现相比，SiP 方法具有若干优势，包括各种模拟、数字和存储器芯片都可以使用各自领域最合适的工艺技术来实现。除了逻辑、存储器、模拟和射频功能外，现代 SiP 还可能包含微机电系统（MEMS）组件，如天线或反射镜。
多年来发展出的其他封装选项包括封装内封装（PiP）------ 其中多个较小的 SiP 可以安装在较大的 SiP 中，以及封装上封装（PoP）------ 其中一个 SiP 可以安装在另一个 SiP 之上。PiP 和 PoP 组装都可以归类为 3D IC，但两者都无法提供使用 TSV 的真正 3D IC 所具备的性能、功耗、密度和外形尺寸优势。
直到最近，硅芯片一直使用传统的引线键合和 / 或倒装芯片技术连接到 SiP 基板。如今，可以添加硅中介层基板（无源或有源）以提供更精细的芯片间互连，从而提高性能并降低功耗。硅中介层还包含 TSV，提供从上层金属层到额外背面金属层的连接，如图 2 所示。有时这种技术被称为 2.5D 堆叠。
图 2：添加带有 TSV 的硅中介层（为简化起见仅显示两个芯片）
TSV 是穿过硅芯片的垂直电连接。TSV 是铜通孔，直径范围为 1 至 30 微米。使用 TSV 的 "真正"3D IC 涉及两个或多个使用 TSV 相互连接的芯片。例如，考虑这样一种场景：一个包含 TSV 的芯片使用传统的倒装芯片技术连接到 SiP 基板，同时第二个芯片连接到第一个芯片上，如图 3 所示。
图 3：使用 TSV 的简单 3D IC
上图所示的 3D IC 被称为背对面（B2F）配置，因为第一个芯片的背面连接到第二个芯片的正面。也可以有背对背（B2B）和面对面（F2F）配置，特别是当以这种方式堆叠两个以上芯片时。
在撰写本文时，堆叠超过两层芯片的情况并不常见。即便如此，在底部放置一个较大的芯片并连接两个或多个较小芯片的情况并不少见。未来，我们可能会看到更复杂的场景，如图 4 所示。
图 4：使用 TSV 和 6 个芯片的更复杂 3D IC
与传统 SoC 相比，带有 TSV 的 3D IC 的优势可总结如下：
- 成本更低：因为包括模拟和存储器在内的所有功能不需要都迁移到先进工艺节点。
- 更容易满足高互连速度和带宽要求：先进存储器技术将达到 100 Gbit / 秒。
- 3D IC 支持微型化：节省电路板和最终产品中的空间。非常适合极其紧凑的移动设备。
- 3D IC 可降低功耗：因为不再需要大驱动器。3D 堆叠可以使用低功耗的小型 I/O 驱动器。此外，降低的电阻 - 电感 - 电容（RLC）有助于降低功耗。
- 减少封装间互连：实现更快的性能和更好的功耗分布。
- 上市时间更快：得益于模块化、"芯片复用" 的潜力，以及将模拟 / 射频保留在较高工艺节点的能力。
- 新兴技术：如光子学或 MEMS 有可能集成到 3D 堆叠中。
与引线键合 SiP 相比，TSV 提供更低的 RLC 寄生参数、更好的性能、更多的功耗节省和更密集的实现。与硅中介层方法相比，垂直 3D 芯片堆叠提供更高的集成度、更小的外形尺寸和更快的设计周期。但 3D 堆叠也带来了一些额外的挑战，包括热、时序和功耗管理问题。这些挑战将在下一节讨论。
3D IC 设计挑战与需求
虽然带有 TSV 的 3D IC 不需要革命性的全新 3D 设计系统，但确实需要在现有工具集中添加一些新能力，用于数字设计、模拟 / 定制设计和 IC / 封装协同设计。这些能力应支持硅实现的三个关键目标 ------ 统一设计意图、抽象和收敛。最终目标是以最短的周转时间优化系统成本。如果 3D IC 不能同时实现成本和时间效益，就不会获得广泛采用。
最重要的是，需要一个全面的解决方案。许多 3D 堆叠将结合数字和模拟 / 射频电路，需要强大的模拟 / 混合信号能力。由于堆叠芯片独特的封装要求，IC / 封装协同设计能力是必不可少的。此外，将 3D IC 安装到电路板上具有挑战性，需要具备适当分析工具的强大 PCB 布局系统。因此，任何提供完整 "解决方案" 的厂商都必须具备数字、模拟、IC、封装和 PCB 设计方面的专业知识。
3D IC 设计是一项共同努力。封装设计师知道引脚放在哪里，但对 IC 设计了解甚少。IC 设计师可以在芯片内部放置 TSV，但对封装的了解有限。PCB 设计师必须将 3D IC 封装与电路板上的其他组件集成。3D IC 将需要历史上各自独立工作的团队之间进行密切协作和协同设计。
TSV 有一些特殊的工具需求。有源层中的 TSV 必须由 IC 设计工具设计，但有源层中的 TSV 可以使用封装或 SiP 工具进行规划。无源层中的 TSV 可以使用封装或 SiP 工具进行规划和设计。硅中介层最好使用数字 IC 设计工具进行设计。
为了应对 3D IC 的设计挑战，需要在以下领域具备新能力：
- 系统级探索
- 3D 布局规划
- 实现（布局、优化和布线）
- 提取与分析
- 可测试性设计（DFT）
- IC / 封装协同设计
以下各节将描述这些挑战和能力。
系统级探索
有时称为 "路径寻找"（Pathfinding），3D IC 系统级探索将提高抽象层次，并提供一种向下游工具描述设计意图的方式。它将帮助用户将设计划分为独立芯片，为每个芯片选择合适的硅工艺，确定功能放置位置，选择堆叠中最佳的芯片顺序，并优化芯片间的连接。这种意图必须贯穿整个设计过程。
现有的系统级探索工具可以提供早期功耗、面积和成本估算，并允许跨架构、硅 IP 选择和代工厂工艺进行假设分析。然而，这些工具需要扩展以服务于堆叠芯片实现和封装考量。
3D 布局规划
与逻辑门和其他电路特征相比，TSV 非常大。因此，TSV 的数量和位置至关重要。TSV 过多会导致线长增加。TSV 会引起耦合，可以通过在其保持区（keep-out zone）增加间距来减少 ------ 但这会增加面积。TSV 还会引起机械应力，可能影响附近器件的性能。
考虑到这些因素，具备 TSV 感知能力的 3D 布局规划功能极具挑战性。它必须提供一个抽象层次来捕获所有芯片，并为布局和布线工具提供统一的意图表示。3D 布局规划器应在 X、Y 和 Z 方向上工作，并应能看到每个芯片的顶部和底部。这有助于优化模块、TSV 和微凸点的放置，缩短互连距离，从而提高性能并降低功耗。为了实现持续的设计收敛，微凸点和 TSV 的分配应考虑相邻芯片的布局规划。
理想情况下，3D 布局规划应具备热感知能力，有助于避免热热点。它还将帮助用户确定芯片在堆叠中的最佳放置位置。堆叠顺序很重要 ------ 中间的芯片最容易出现热问题。堆叠中最底部的芯片最接近气流，因此最好将 "最热" 的芯片放在那里。
实现
3D IC 的综合、布局和布线带来了许多新的考量。例如，可能存在由相邻芯片上的特征驱动的新布局规则。背面重分布层（RDL）是一个新的布局层。鉴于其尺寸，TSV 本身就是一个重要的新布局特征。
支持 3D IC 的数字实现系统必须具备 "双面感知" 能力，同时考虑每个芯片的顶部和底部。这可能需要新的建模和数据库基础设施、TSV 专用工具，以及对多种堆叠风格的支持。
单芯片 IC 的功耗规划已经足够困难。对于 3D 堆叠，它变得更加复杂。设计人员需要提供足够的功率来驱动所有芯片，包括最顶层的芯片。设计人员必须管理垂直电压降并可靠地仿真系统功耗。工具需要支持 TSV 和微凸点的功耗分配。统一的功耗意图表示应贯穿整个 3D IC 设计。
布局布线工具应包含热约束以避免热点。布线工具需要正确处理 TSV 和微凸点，跨多个芯片布线信号，并验证相邻芯片之间的凸点对齐。
在多个芯片之间管理时钟同时避免偏移是另一个挑战。如果不同芯片有不同的时钟，设计人员必须弄清楚如何同步它们。
模拟实现环境也需要增加对 3D IC 的支持。有用的功能示例包括带背景视图的多芯片可视化；对凸点、TSV 和背面布线的支持；以及通过 TSV 连接维护的连通性提取。
在整个设计收敛过程中，必须维护和检查设计意图，并应用必要的抽象技术以进行正确的实现和分析。
提取与分析
提取和分析工具对于设计收敛至关重要。然而，现有的提取和分析工具需要针对 3D IC 进行扩展。例如，工具必须考虑 TSV、微凸点和中介层布线的 RLC 寄生参数。此外，分析工具必须具备 3D 感知能力。时序、信号完整性、功耗和热梯度必须跨多个芯片进行分析。必须验证多芯片静态时序，理解多个芯片之间以及与封装之间的相互作用。
由于金属堆叠会产生热梯度，热分析和签核至关重要，特别是对于位于堆叠中间的芯片。此外，3D 堆叠所需的基板减薄导致散热相对较差。布局布线后，需要进行热签核，以确保热点低于规定限值，且热效应不会对性能或漏电产生负面影响。
签核为 3D IC 堆叠提出了新问题。例如，设计规则检查（DRC）和版图与原理图对比（LVS）能否在整个堆叠上运行？能否对整个堆叠进行时序验证？芯片之间是否存在串扰？
电磁干扰（EMI）是 3D IC 可能存在的一个问题，可能需要分析工具。多芯片封装比单芯片封装提供的屏蔽更少，因此辐射逸出的可能性更大。
最后，为了实现 TSV 连接，需要减薄晶圆以实现 3D IC。这会引起应力并增加对热变化的敏感性。需要在一系列热变化范围内进行测试，以确保晶圆不会翘曲、弯曲、开裂或断裂。
可测试性设计
测试为 3D IC 带来了许多挑战，包括对堆叠内部芯片的访问以及减薄晶圆的正确处理。需要新的标准和工具支持，以帮助验证在 3D IC 硅实现后设计意图是否得到维护，并在系统未按预期运行时正确诊断问题。
与传统的单芯片 IC 测试一样，3D IC 测试必须在两个层面上考虑 ------ 晶圆测试（针对硅芯片）和封装测试（芯片组装到封装后）。区别在于，在 3D IC 制造中，有更多的中间步骤，如芯片堆叠和 TSV 键合。这为最终组装和封装之前的晶圆测试提供了更多机会。
晶圆测试对于成本优化是必要的。如果芯片有缺陷，可以在放入封装之前将其丢弃。如果封装级测试失败，则整个封装都必须丢弃。因此，晶圆测试非常可取，特别是在产品生命周期早期，此时缺陷率可能仍然相对较高。
但 3D IC 的晶圆测试因三个原因而具有挑战性。首先，当今的探针技术无法处理 TSV 尖端更精细的间距和尺寸，通常仅限于处理数百个探针，而 TSV 可能有数千个探针。其次，探针技术留下的擦洗痕迹可能对下游键合步骤造成问题。最后，晶圆测试需要创建已知良好芯片（KGD）堆叠。为了堆叠已知良好芯片，晶圆必须减薄约 75%，以便暴露 TSV 的尖端。然而，当减薄后的晶圆被晶圆探针接触时，存在损坏晶圆的危险。
3D IC 还引入了新的芯片内缺陷。这些缺陷可能由新的制造步骤（如晶圆减薄）或将 TSV 顶部键合到另一个晶圆引入。热效应是另一个潜在的缺陷来源，因为密集堆叠的芯片可能产生过多热量。热机械应力由堆叠中各种材料的不同热系数引起。尽管制造步骤存在差异，但由此产生的故障（短路、开路、延迟缺陷）似乎与我们在传统 IC 中看到的相似。随着我们获得更多经验数据，可能需要新的故障模型。
通过基于 TSV 的互连对缺陷进行建模是一个新领域。这些缺陷可能在 TSV 的制造或键合过程中引入。幸运的是，通过 TSV 引入的缺陷可以映射到现有的故障模型，如开路、短路、静态、延迟和桥接故障。然而，需要一种方法将 TSV 缺陷映射到已知的故障类型。
图 5：访问堆叠中各个芯片可能具有挑战性。存储器 BIST、逻辑 BIST 和内部扫描等 DFT 技术可以提供帮助。
完善的 3D IC 测试方法包括一个 DFT 架构，该架构提供从芯片 I/O 控制和观察各个芯片的有效方式，同时提供不同的测试访问模式（如已知良好芯片测试模式或已知良好堆叠测试模式）。传统的 DFT 架构方法和技术，如片上压缩、边界扫描、存储器内建自测（MBIST）、减少引脚数测试和用于全速测试的片上时钟，广泛适用，需要进行配置和优化以满足 3D 可控性和可观察性目标。关键在于在多个芯片之间智能分配 DFT 资源，以最小化面积开销，同时满足测试成本和出货产品质量的约束。
IC / 封装协同设计
3D IC 开发人员需要记住，任何电子产品都包含三种不同的结构 ------ 芯片、封装和电路板。先设计芯片，然后将其 "隔墙扔给" 封装和电路板设计师，不会在最优、具有成本效益的解决方案上实现设计收敛。
如果芯片、封装和电路板不是协同设计的，互连将不会得到优化，将需要额外的通孔来处理从一个点到另一个点的信号。结果，性能将降低，可能需要额外的电路板层，电路板和封装成本可能上升。此外，没有协同设计，时序、功耗和信号完整性将不会得到优化。
IC / 封装协同设计对 3D IC 很重要，因为有大量 I/O，而且一个封装中有多个芯片时封装成本更高。如果没有协同优化，封装的成本可能最终超过硅芯片的成本。重要的功能包括 I/O 可行性规划、连通性管理、3D 可视化、SiP 布局，以及对多结构模拟和射频电路的支持。为了确保完整的设计收敛，封装工具必须理解 IC 和封装设计意图，并应有效地抽象 IC 设计数据库，以提供封装基板的约束驱动布局。
还必须考虑电路板。3D 芯片堆叠导致额外的互连必须找到通往电路板的路径。随着更多连接在封装内部处理，电路板上的复杂性降低。电路板设计师需要知道什么将被放置在 3D 封装附近。通过正确定位和旋转组件，设计师可以减少电路板所需的层数。
一些公司从电路板向上驱动协同设计。他们知道组件将放在电路板上的什么位置，这些位置是固定的。然后他们设计包含堆叠芯片的封装，以优化连接性，并允许 PCB 上的层数最少。但协同设计从哪里开始并不那么重要 ------ 重要的是它的执行，以确保 3D IC 硅实现过程的收敛。
打造 3D IC 生态系统
3D IC/TSV 硅实现永远不会成为 "主流" 并走出 IDM 世界，除非 3D IC 能够以具有成本效益的方式设计和生产，并具有足够的周转时间来满足市场窗口。这只有在强大且定义明确的供应链生态系统下才有可能，包括半导体设计公司、EDA 供应商、IP 供应商、代工厂和外包半导体封装测试（OSAT）提供商。
图 6：盈利的 3D IC 设计需要定义明确的生态系统
不同参与者之间的界限可能开始模糊。例如，TSV 何时创建以及由谁负责？可能的实现步骤包括：
- 先通孔（Via first）------ 晶圆加工从 TSV 开始，由代工厂完成。
- 中通孔（Via middle）------TSV 在晶体管之后、后端工艺（BEOL）之前创建，由代工厂完成。
- 后通孔（Via last）------TSV 在 BEOL 之后创建，可能由 OSAT 完成。
由于 3D IC 没有一种万能的解决方案，供应链需要适应客户需求。
许多客户希望在生产开始前找到第二来源的 3D 封装服务提供商。此外，需要在存储器供应商、逻辑 IDM、代工厂和封装分包商之间建立关键的战略联盟。
代工厂需要建立设计规则，创建模型和库，并提供工艺设计套件（PDK）和参考流程。设计规则的一个例子是避免将 TSV 放置在离有源器件太近的位置，因为它们会引起机械应力，可能改变器件的性能。工具必须了解推荐的 TSV 直径和间距。它们需要理解 TSV 之间的距离以及到 TSV 的金属布线宽度。
2009 年，台积电发布了参考流程 10.0，提供了 SiP 功能。2010 年 6 月发布的参考流程 11.0 解决了 3D IC 问题，提供了新的 TSV 设计和分析功能，包括针对双芯片堆叠的布局布线、物理验证和热分析。GLOBALFOUNDRIES 也在积极致力于支持带有 TSV 的 3D IC。
OSAT 将在组装早期 3D 堆叠和中介层配置、组合来自不同代工厂的芯片以及开发 3D 堆叠测试方面发挥作用 ------ 但从长远来看，它们将不得不与将 OSAT 任务纳入内部的代工厂竞争。
3D IC 标准
标准将成为 3D IC 生态系统的重要组成部分。最初的标准工作可能侧重于定义术语分类。未来，存储器、逻辑和中介层等接口之间的 I/O 标准化将有所帮助。
与此同时，3D-IC 联盟专注于制造方面，并发布了亲密存储器互连标准（IMIS），以标准化垂直互连要求。另一个需要标准化的领域是 3D IC 测试。两个新兴标准 ------IEEE 1149.7 紧凑型 JTAG 和 IEEE P1687 内部 JTAG（iJTAG）------ 可以一起部署，以在 3D IC 中嵌入测试结构。
IEEE 1500 嵌入式核测试标准使 IP 核的引脚可控且可观察。同样的原理有可能用于访问 3D 堆叠中的各个芯片。IEEE 1500"核测试包装器" 概念在核周围放置一个 DFT 包装器。在 3D IC 中，这个概念可以将整个芯片放在包装器中，并使其可通过产品级 I/O 接口访问。相同的测试模式可以在封装测试级别复用。
结论
带有 TSV 的 3D IC 代表了半导体行业的一个重大新趋势。它们在许多应用领域提供了引人注目的功耗、性能和外形尺寸优势，并可能遏制 SoC 开发成本的不断攀升。由于设计人员可以堆叠来自不同工艺节点的芯片，不再需要将所有系统组件（包括模拟和射频）迁移到单一工艺节点。
尽管从设计或工艺角度来看没有重大障碍，但要将 3D IC 带入主流用户的批量生产，仍有许多工作要做。在系统级探索、3D 布局规划、实现、提取 / 分析、测试和 IC / 封装协同设计等领域需要新的能力。为了实现最优、及时、具有成本效益的设计，3D IC 硅实现流程将支持统一设计意图、抽象，以及与物理和制造数据的收敛。需要出现一个包括代工厂、IP 供应商、EDA 供应商和 OSAT 在内的定义明确的生态系统，并提供设计套件和参考流程。
具有成本效益的 3D IC 设计需要三种结构的协同设计 ------ 芯片、封装和电路板。凭借在模拟和数字实现、封装和 PCB 设计工具方面的全面产品，Cadence 处于独特的地位，能够支持 3D IC 革命，并提供以具有成本效益的方式设计带有 TSV 的 3D IC 所需的能力。