随着AI算力需求激增，内存的需求也迎来大爆发，内存不断追求的就是，更大的容量，更低的时延，更高的带宽。有DDR，GDDR，LPDDR，HBM这些。它们是 JEDEC 规范下的不同硬件接口标准，底层操作的都是 DRAM 存储介质。
了解这些接口标准的基础，是要清楚什么是DRAM，DRAM的结构是什么，DRAM有哪些操作和特性。
要理解 HBM、GDDR、LPDDR 等规范中复杂的命令时序（Timing Parameters），必须先理清 DRAM 芯片内部"二维阵列 \\rightarrow 独立模块 \\rightarrow 并行分组"的层次化组织结构。
学习资料
一、 最小物理单元：什么是 1T1C？
1C（电容器 Capacitor）：负责"存电"
物理作用： 利用电容器是否存有电荷来代表数据。电容器带电（有电荷）表示 逻辑 1，不带电（无电荷）表示 逻辑 0。
动态属性的根源： 电容器极其微小（微米/纳米级），电荷会不可避免地缓慢泄漏。为了防止数据丢失，必须每隔几十毫秒对其重新充电，这就是 DRAM 中 "动态（Dynamic）刷新" 名称的由来。
1T（晶体管 Transistor）：负责"开关"
物理作用： 充当电容器的电子开关。晶体管的栅极连接 Wordline（WL 字线），漏极/源极分别连接 Bitline（BL 位线） 和电容器。
控制逻辑：
当 WL（字线）置高电平时，晶体管导通，电容器与 BL（位线）连通，此时可以对电容进行充放电或读取电荷。
当 WL（字线）置低电平时，晶体管截止，将电荷"锁"在电容器内部。
二、 从 1T1C 到存储阵列（Memory Array）
成千上万个 1T1C 单元通过交叉的矩阵线路连接在一起，构成了 DRAM 的基础存储网格：
Wordline（字线 / 行控制线）： 水平贯穿一行单元的所有晶体管栅极。拉高某一根 WL，就会同时"打开"这一整行（Row）所有的 1T1C 单元。
Bitline（位线 / 列数据线）： 垂直贯穿一列单元。负责在 WL 导通后，将电容器中的微弱电荷传导给底部的 Sense Amplifier（读出放大器），或者将写入的数据灌入电容器。
- 预充电（Precharge）
读取或写入完毕后，必须发送 PRECHARGE 命令，将 WL 关闭（断开晶体管），并将 BL 的电压恢复重置到初始中间电平（通常为 VDD/2），以便下一次读取。
T1C Array： 最小的二维网格，由 Row（行）和 Column（列）交织而成。
Bank： 包含一个 1T1C Array 以及其专属的 Row Decoder（行译码器）和 Sense Amps（行缓冲区/读出放大器），是能独立执行读写/预充电的模块。
Bank Group： 多个 Bank 的组合，组间共享高频数据总线与译码控制电路。
Chip： 整合多个 Bank Group、控制逻辑以及对外物理接口（PHY）的完整半导体晶圆成品。