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一、前言
在EMC（电磁兼容性）设计中，时钟电路往往是辐射发射（Radiated Emission, RE）的罪魁祸首。对于大多数外置晶振的方案，我们可以通过调整匹配电阻、增加滤波电容或磁珠来进行抑制。
然而，当产品设计中遇到"芯片内置时钟"方案时，我们往往会面临一个尴尬的困境：无法通过外部电路滤波。
因为时钟信号完全在芯片内部产生并走线，硬件工程师失去了对时钟路径的直接控制权。此时，如果出现RE超标，唯一的"救命稻草"往往只剩下PCB Layout的接地策略与外部屏蔽（铜箔/屏蔽罩）。必须让干扰能量有低阻抗的泄放路径，或者将其完全困在"笼子"里。
二、案例背景：无法滤波的内置时钟
产品类型： 某款低功耗芯片测试标准： 辐射发射（RE）CISPR 32 Class B
测试现象： 在30MHz-1GHz频段扫描中，发现有基频为8M的时钟倍频到一百多兆有超标，其他杂散的为电机噪声。
排查难点：
内置时钟： 该芯片采用内部RC振荡器，无法在时钟引脚串联电阻或并联电容进行滤波。
无法修改原理图： 既然时钟在内部，原理图上没有任何外部元件可以调整。
辐射源锁定： 通过近场探头扫描，确认辐射源主要集中在芯片本体以及电源引脚附近。
此时，传统的"加磁珠、改电容"手段完全失效，必须从物理屏蔽和接地设计入手。
三、解决方案：铜箔屏蔽与接地优化
既然无法在电路上"堵"（滤波），那就必须在空间上"疏"和"围"（屏蔽与接地）。
铜箔屏蔽与接地
针对辐射最强的芯片本体，我们采用了铜箔包裹法。
操作： 使用导电铜箔（或导电布）将芯片本体及周边区域紧密包裹。
关键点： 铜箔必须覆盖芯片的有源区，且要进行接地处理。
接地处理： 铜箔必须通过最短路径连接到PCB的完整地平面。我们在板上箭头处挖地，分别连接到芯片四周的GND上，确保360度低阻抗接地。
电源回路的"瘦身"
虽然时钟无法滤波，但电源路径是可控的。
环路面积最小化： 检查芯片去耦电容的布局。将电容尽可能靠近芯片的电源引脚摆放，并确保其下方没有割裂的地平面。
过孔优化： 在电源和地之间增加GND过孔数量，缩短回流路径，降低电源平面的阻抗，从而减少通过电源线耦合出去的辐射。
四、优化前后对比
通过在样机上贴附铜箔并优化接地后，测试数据出现了以下变化。
优化前：
优化后：
五、总结
对于内置时钟芯片引发的EMC问题，我们无法通过常规的滤波手段进行"治标"，必须回归EMC设计的本源------屏蔽（Shielding）与接地（Grounding）。
核心经验：
物理屏蔽是最后防线： 当无法修改电路参数时，铜箔和屏蔽罩是解决芯片级辐射最直接的手段。
接地决定成败： 屏蔽层如果没有良好的接地，不仅无效，甚至可能变成"发射天线"放大干扰。必须保证屏蔽层与地平面之间低阻抗、多点连接。
Layout是基础： 即使是内置时钟，良好的电源去耦和地平面设计也能从源头减少噪声的耦合