第 0 章 前言：术语、参考文档与修订历史
本文档为 UCIe 规范 Revision 3.0, Version 1.0（2025 年 8 月 5 日）前言部分的中文翻译。
Universal Chiplet Interconnect Express (UCIe) © 2022--2025 版权所有。
术语表
表 1. 术语与定义
| 术语 | 定义 |
|---|---|
| Ack | 确认（Acknowledge） |
| ACPI | 高级配置与电源接口（Advanced Configuration and Power Interface） |
| Addr | 地址（Address） |
| Advanced Package（先进封装） | 该封装技术用于性能优化的应用和短距互连。 |
| AFE | 模拟前端（Analog Front End） |
| ALMP | ARB/MUX 链路管理数据包（定义见 CXL 规范） |
| APMW | 先进封装模块宽度（Advanced Package Module Width） |
| ARB/MUX | 仲裁器/多路复用器（定义见 CXL 规范） |
| Asset（资产） | 任何需要防止被非法访问、使用、破坏可用性、泄露、篡改、销毁或窃取的数据或用于访问数据的机制。 |
| ATE | 自动测试设备（Automated Test Equipment） |
| B2B | 背对背（Back-to-Back） |
| BAR | 基地址寄存器（Base Address Register） |
| BDF | 总线设备功能号（Bus Device Function） |
| BE | 字节使能（Byte Enable） |
| BEI | BAR 等效指示器（BAR Equivalent Indicator） |
| BER | 误码率（Bit Error Ratio） |
| BFM | 总线功能模型（Bus Functional Model） |
| bubble（气泡） | 数据传输和/或信号翻转中的空隙。以时钟周期数计量。 |
| bundle（束） | UCIe-3D 互连中的 Tx 组或 Rx 组，包含数据、时钟、电源和地。一个 3D 模块（Module）由一个 Tx 束和一个 Rx 束组成。 |
| C4 bump | 可控塌陷芯片连接凸点（Controller Collapse Chip Connect bump） |
| CA | 完成方中止（Completer Abort） |
| CB | 循环缓冲区（Circular Buffer） |
| CDM | 充电器件模型（Charged Device Model） |
| chiplet（芯粒/小芯片） | 包含明确定义的功能子集的集成电路裸片，设计用于与封装中的其他 chiplet 组合。 |
| clear / cleared（清零） | 若使用 clear 或 reset 且未为某比特提供数值，则解释为 0b。 |
| CLM | 当前通道映射（Current Lane Map） |
| CMLS | 公共最大链路速率（Common Maximum Link Speed） |
| CMPS | 已配置最大数据包大小（Configured Maximum Packet Size） |
| CoWoS | 晶圆上芯片再封装基板（Chip on Wafer on Substrate） |
| CPU | 中央处理器（Central Processing Unit） |
| CRC | 循环冗余校验（Cyclic Redundancy Check） |
| CXL | Compute eXpress Link |
| CXL 68B Flit Mode | 该术语用于指代 CXL 规范中定义的 68B Flit 模式相关协议特性。 |
| CXL 256B Flit Mode | 该术语用于指代 CXL 规范中定义的 256B Flit 模式相关协议特性。 |
| D2C | 数据到时钟（Data-to-Clock） |
| D2D | 裸片到裸片（Die-to-Die） |
| DCC | 占空比校正（Duty Cycle Correction） |
| DDR | 双倍数据速率存储器（Double Data Rate Memory） |
| DevID | 设备 ID（Device ID） |
| DFx | 可调试设计或可测试性设计（Design for Debug or Design for Test） |
| DLLP | 数据链路层数据包（定义见 PCIe 基础规范） |
| DLP | 在 Flit 模式下，flit 内的数据链路层负载（定义见 PCIe 基础规范）。 |
| DMH | DFx 管理中枢（DFx Management Hub）。在 chiplet 中提供 DFx 能力的枚举/全局控制/状态的 DFx 实体。 |
| DMS | DFx 管理分支（DFx Management Spoke）。在 DMH 内实现特定测试/调试功能的 DFx 实体。 |
| DMS-ID | 分配给 DMS 的静态设计时 ID，用于 DMH 内按 ID 路由的消息。与术语 Spoke-ID 互换使用。 |
| Domain Reset（域复位） | 指一种硬件机制，将与给定 UCIe 链路关联的所有 UCIe 寄存器和状态机设置或返回至本文档规定的初始化值。要求链路双方具有重叠的时间窗口，使双方同时处于域复位状态。 |
| DP | 下行端口（Downstream Port） |
| DSP | 下行交换机端口（定义见 CXL 规范） |
| DVFS | 动态电压频率调节（Dynamic Voltage Frequency Scaling） |
| DVSEC | 指定厂商特定扩展能力（定义见 PCIe 基础规范） |
| DWORD | 双字，四字节。作为可寻址量时，双字是在四字节边界上对齐的四字节数据（即地址的最低两位为 00b）。 |
| E2E | 端到端（End to end） |
| EM | 眼图余量（Eye Margin） |
| EMIB | 嵌入式多裸片互连桥（Embedded Multi-die Interconnect Bridge） |
| EML | 左眼图余量（Eye Margin Left） |
| EMR | 右眼图余量（Eye Margin Right） |
| EMV | 眼图余量有效（Eye Margin Valid） |
| Encapsulated MTP / eMTP | 封装后的管理传输数据包（Encapsulated Management Transport Packet）。即封装（Encapsulation）之后得到的数据包。 |
| Encapsulation（封装） | 将 MTP 或厂商自定义消息（在链路两端的管理端口网关之间交换）拆分为更小的片段，以满足任何所需的负载长度限制或出于其他原因（如信用额度可用性），为每个片段添加 2 个 DWORD 的头部，并在需要时在 MTP 末尾添加 1 个 DWORD 的数据填充，以便通过边带或主带 UCIe 链路传输该 MTP。对于 MTP，封装后得到的数据包称为 Encapsulated MTP（封装后 MTP）。 |
| Endpoint / EP | 端点，定义见 PCIe 基础规范。 |
| eRCD | 独占受限 CXL 设备（定义见 CXL 规范） |
| eRCH | 独占受限 CXL 主机（定义见 CXL 规范） |
| ESD | 静电放电（Electro-Static Discharge） |
| F2B | 面对面-背（Face-to-Back） |
| F2F | 面对面（Face-to-Face） |
| FDI | Flit 感知裸片到裸片接口（Flit-Aware Die-to-Die Interface） |
| FEC | 前向纠错（Forward Error Correction） |
| FEXT | 远端串扰（Far-End CrossTalk） |
| FH | Flit 头（Flit Header） |
| FIFO | 先进先出（First In, First Out） |
| FIR | 有限冲激响应（Finite Impulse Response） |
| FIT | 失效时间单位（Failure In Time）。1 FIT = 每 10⁹ 小时发生 1 次器件失效。 |
| Flit | 链路层传输单元（定义见 CXL 规范）。 |
| Flit_Marker / FM | Flit 标记（定义见 PCIe 基础规范） |
| FW | 固件（Firmware） |
| FW-CLK | 主带数据通道上经 UCIe 链路转发的时钟（Forwarded Clock） |
| HMLS | 次低一档配置的最高最大链路速率（Highest Maximum Link Speed of next-lower configuration） |
| Hub | 见 DMH。 |
| HW | 硬件（Hardware） |
| IL | 插入损耗（Insertion Loss） |
| I/O | 输入/输出（Input/Output） |
| IP | 通用术语，指规范中定义的架构模块（如 D2D 适配器、PHY 等）。 |
| IPA | 忽略禁止访问（Ignore Prohibited Access） |
| ISI | 码间干扰（Inter-Symbol Interference） |
| I/Q | 同相/正交（in-phase/quadrature） |
| KPI | 关键性能指标（Key Performance Indicator） |
| L2SPD | L2 边带断电（L2 Sideband Power Down） |
| Lane（通道） | 映射到物理凸点的一对信号，一个用于发送，一个用于接收。xN 的 UCIe 链路由 N 条通道组成。 |
| LCLK | 指逻辑物理层、适配器和 RDI/FDI 运行所用的时钟。 |
| LCRC | 链路 CRC（Link CRC） |
| LFSR | 线性反馈移位寄存器（Linear Feedback Shift Register） |
| Link / UCIe Link（链路） | 链路或 UCIe 链路指两个 UCIe 组件及其互连通道的集合，在两个组件之间构成双单工通信路径。 |
| LSM | 适配器链路状态机（Adapter Link State Machine） |
| LTSM | 链路训练状态机（Link Training State Machine） |
| LTSSM | 链路训练与状态状态机（定义见 PCIe 基础规范） |
| LSB | 最低有效位（Least Significant Bit） |
| Mainband / MB（主带） | 构成 UCIe 主数据路径的连接。每个模块由一个转发时钟、一个数据有效（valid）引脚和 N 条数据通道组成。 |
| Management Bridge（管理桥） | 一种管理实体，将 SiP 内的管理网络桥接到另一个网络（该网络可在 SiP 内部或外部）。 |
| Management Director（管理指挥者） | 负责发现、配置和协调 SiP 整体管理的管理元素，并充当可管理性信任根（RoT）。 |
| Management Domain（管理域） | SiP 中由管理网络互连并支持 UCIe 可管理性的一个或多个 chiplet。 |
| Management Element（管理元素） | 可执行一项或多项管理功能的管理实体类型。 |
| Management Entity（管理实体） | 管理网络上的可寻址实体，可发送和/或接收 UCIe 管理传输数据包。管理元素、管理端口和管理桥都是管理实体的一种。 |
| Management Flit（管理 Flit） | 承载管理端口消息（MPM）的 Flit。 |
| Management Link Encapsulation Mechanism（管理链路封装机制） | 定义 UCIe 管理传输数据包如何跨点对点管理链路传输的机制。 |
| Management Network（管理网络） | chiplet 内部及之间能够传输 UCIe 管理传输数据包的网络。 |
| Management Port（管理端口） | 使用 chiplet 间管理链路促进 chiplet 间管理通信的管理实体。 |
| Management Port Gateway / MPG（管理端口网关） | 在将 MTP 从/向本地 SoC 管理架构（SoC 特定实现）传输到/从 UCIe 链路时提供桥接功能的实体。 |
| Management Port Message / MPM（管理端口消息） | 与封装相关的边带或主带消息。 |
| Management Protocol（管理协议） | 承载在 UCIe 管理传输之上的协议。 |
| Management Reset（管理复位） | 一种复位类型，使 chiplet 中所有 UCIe 可管理性及可管理性结构复位到其默认状态。 |
| MCLS | 当前链路速率下活跃模块数（Number of active Modules Current Link Speed） |
| MMIO | 内存映射输入/输出（Memory mapped Input/Output） |
| MMPL | 多模块 PHY 逻辑（Multi-module PHY Logic） |
| Module（模块） | UCIe 主数据路径在物理凸点上组织为一组通道，称为一个模块。标准封装中 16 条通道构成一个模块；先进封装中 64 条通道构成一个模块。 |
| MSB | 最高有效位（Most Significant Bit） |
| MTP | 管理传输数据包（Management Transport Packet） |
| Nak | 否定确认（Negatively acknowledge） |
| NEXT | 近端串扰（Near-End CrossTalk） |
| NOP | 无操作（No Operation） |
| NVMe | 非易失性存储器标准（Non-Volatile Memory express） |
| One-Time Programmable（一次性可编程） | 只能编程一次的任何数据存储机制（如熔丝）。 |
| P2P | 点对点/对等（Peer to peer） |
| Packet（数据包） | 跨网络传输的数据块。 |
| PCIe (PCI Express) | 外设组件互连标准（定义见 PCIe 基础规范） |
| PCIe Flit Mode | 该术语用于指代 PCIe 基础规范中定义的 Flit 模式相关协议特性。 |
| PCIe non-Flit Mode | 该术语用于指代 PCIe 基础规范中定义的非 Flit 模式相关协议特性。 |
| PDOS | 永久拒绝服务（Permanent Denial of Service） |
| PDS | 数据流暂停（Pause of Data Stream） |
| PHY | 物理层（在本规范中 PHY 与 Physical Layer 互换使用） |
| PI | 相位插值器（Phase Interpolator） |
| PLL | 锁相环（Phase-Locked Loop） |
| PM | 电源管理状态，用于指代与电源管理状态相关的行为和/或规则（涵盖 L1 和 L2）。 |
| PMO | 边带高性能模式操作（Sideband Performant Mode Operation） |
| Power Management Director（电源管理指挥者） | 可配置电源管理参数的管理元素。 |
| Power Management Element（电源管理元素） | 可执行一项或多项电源管理功能的管理实体类型。 |
| PSPT | 优先级边带数据包传输（Priority Sideband Packet Transfer） |
| PSTP | 优先级边带流量数据包（Priority Sideband Traffic Packet） |
| QWORD | 四字，八字节。作为可寻址量时，四字是在八字节边界上对齐的八字节数据（即地址的最低三位为 000b）。 |
| RAC | 读访问控制（Read Access Control） |
| RCD | 受限 CXL 设备（定义见 CXL 规范） |
| RCH | 受限 CXL 主机（定义见 CXL 规范） |
| RCiEP | 根复合体集成端点（Root Complex Integrated Endpoint） |
| RCKN_P / RXCKN / rxckn | 时钟接收器相位 2 的物理通道 |
| RCKP_P / RXCKP / rxckp | 时钟接收器相位 1 的物理通道 |
| RCRB | 根复合体寄存器块（Root Complex Register Block） |
| RDI | 原始裸片到裸片接口（Raw Die-to-Die Interface） |
| RD_PN / RD_PN / RXDATAN / rxdataN | 数据接收器的第 N 条物理通道 |
| remote Link partner（远端链路伙伴） | 本规范中通篇使用该术语指代与 UCIe 链路远端关联的逻辑；指代 UCIe 裸片的链路伙伴发送或接收的动作或消息。 |
| Replay / Retry | Retry 与 Replay 互换使用，指链路级可靠性机制。 |
| Reserved（保留） | 其内容、状态或信息目前未定义。不允许使用任何保留区域（例如数据包头部位域、配置寄存器位）。保留寄存器字段必须为只读，读取时必须返回 0（多位字段全为 0）。对于在 UCIe 链路（主带或边带）上传输和接收的数据包，发送方必须将保留位清零为 0b，接收方必须忽略。不得使用寄存器和数据包字段的保留编码。任何对保留字段值或编码的实现依赖都将导致实现不符合 UCIe 规范。此类实现的功能在本规范的本次或任何未来修订中均无法得到保证。对于寄存器，UCIe 对保留字段使用 "RsvdP" 或 "RsvdZ" 属性以及 Rsvd，这些属性在硬件和软件上遵循与 PCIe 基础规范相同的定义。 |
| reset（复位） | 若使用 reset 或 clear 且未为某比特提供数值，则解释为 0b。 |
| RID | 修订 ID（Revision ID） |
| RL | 寄存器定位器（Register Locator） |
| Root Complex | 根复合体，定义见 PCIe 基础规范。 |
| Root Port / RP | 根端口，定义见 PCIe 基础规范。 |
| RoT | 信任根（Root of Trust） |
| RRDCK_P / RXCKRD / rxckRD | 冗余时钟/跟踪接收器的物理通道 |
| RRD_PN / RRD_PN / RXDATARDN / rxdataRDN | 冗余数据接收器的第 N 条物理通道 |
| RRDVLD_P / RXVLDRD / rxvldRD | 冗余 Valid 接收器的物理通道 |
| RTRK_P / RXTRK / rxtrk | 跟踪（Track）接收器的物理通道 |
| RVLD_P / RXVLD / rxvld | Valid 接收器的物理通道 |
| Rx | 接收器（Receiver） |
| RXCKSB / rxcksb | 边带时钟接收器的物理通道 |
| RXCKSBRD / rxcksbRD | 冗余边带时钟接收器的物理通道 |
| RXDATASB / rxdatasb | 边带数据接收器的物理通道 |
| RXDATASBRD / rxdatasbRD | 冗余边带数据接收器的物理通道 |
| SBFE | 边带特性扩展（Sideband Feature Extensions） |
| {<SBMSG>} | 边带消息请求或响应以其名称括在花括号中来引用。边带消息名称与相关编码的映射见第 7.0 章。<SBMSG> 名称中的星号用于表示名称中具有相同前缀或后缀的一组消息。 |
| SC | 成功完成（Successful Completion） |
| SD | 安全指挥者（Security Director）。可配置安全参数的管理元素。 |
| Segmentation（分段） | 将大型 MTP 拆分为更小的"段"并在多条边带链路或主带栈上发送这些段的过程。 |
| SERDES | 串行器/解串器（Serializer/Deserializer） |
| serial packet（串行数据包） | 在通往远端 chiplet 的边带 I/O 接口上定义的 64 位串行数据包，如图 4-7 所示。 |
| set（置位） | 若使用 set 且未为某比特提供数值，则解释为 1b。 |
| SFES | 支持的边带特性扩展（Sideband Feature Extensions Supported） |
| Sideband / SB（边带） | 用于参数交换、调试/一致性寄存器访问以及与远端伙伴协调进行链路训练和管理的连接。每个方向由一个转发时钟引脚和一个数据引脚组成。无论主数据路径速率如何，时钟固定为 800 MHz。UCIe 物理层的边带逻辑必须位于辅助电源和"常开"域。每个模块都有自己的一组边带引脚。 |
| SiP | 系统级封装（System in Package）。作为一个单元封装的一组 chiplet。 |
| SM | 状态机（State Machine） |
| SO | 仅边带（Sideband-only） |
| SoC | 片上系统（System on a Chip） |
| Spoke | 见 DMS。 |
| Standard Package（标准封装） | 该封装技术用于低成本、长距互连，使用有机封装/基板上的走线。 |
| Strobe | 用于边带时钟，与 clock 互换使用。 |
| SW | 软件（Software） |
| TARR | 运行时重新校准期间的 Tx 调整（Tx Adjustment during Runtime Recalibration） |
| TC | 流量类别（Traffic Class） |
| TCKN_P / TXCKN / txckn | 时钟发送器相位 2 的物理通道 |
| TCKP_P / TXCKP / txckp | 时钟发送器相位 1 的物理通道 |
| TCM | 紧耦合模式（Tightly coupled mode） |
| TDPI | 测试、调试、码型与基础设施（Test, Debug, Pattern, and Infrastructure） |
| TD_PN / TD_PN / TXDATAN / txdataN | 数据发送器的第 N 条物理通道 |
| Throttle Threshold（节流阈值） | 与特定功能 ID（如电源、热等）关联的阈值，当被突破时触发节流功能。 |
| TLP | 事务层数据包（定义见 PCIe 基础规范） |
| TRD_PN / TRD_PN / TXDATARDN / txdataRDN | 冗余数据发送器的第 N 条物理通道 |
| TRDCK_P / TXCKRD / txckRD | 冗余时钟/跟踪发送器的物理通道 |
| TRDVLD_P / TXVLDRD / txvldRD | 冗余 Valid 发送器的物理通道 |
| Trx | 收发器（Transceiver） |
| TSV | 硅通孔（Through-Silicon Via） |
| TTRK_P / TXTRK / txtrk | 跟踪（Track）发送器的物理通道 |
| TVLD_P / TXVLD / txvld | Valid 发送器的物理通道 |
| Tx | 发送器（Transmitter） |
| TXCKSB / txcksb | 边带时钟发送器的物理通道 |
| TXCKSBRD / txcksbRD | 冗余边带时钟发送器的物理通道 |
| TXDATASB / txdatasb | 边带数据发送器的物理通道 |
| TXDATASBRD / txdatasbRD | 冗余边带数据发送器的物理通道 |
| TXEQ | 发送器均衡（Transmitter Equalization） |
| UCIe | 通用芯粒互连标准（Universal Chiplet Interconnect express） |
| UCIe-3D | 面向 3D 封装的通用芯粒互连标准 |
| UCIe-A | 用于表示 x64 先进封装模块。 |
| UCIe-A x32 | 用于表示 x32 先进封装模块。UCIe-A x32 先进封装凸点矩阵以及 x32 与 x32、x32 与 x64 模块配置之间的互操作性见第 5.0 章。 |
| UCIe-S | 用于表示 x16 标准封装模块。 |
| UCIe chiplet | 符合 UCIe 规范的 chiplet。 |
| UCIe DFx Architecture / UDA | 为实现 UCIe 的 chiplet 和 SiP 规定的 DFx 架构。 |
| UCIe DFx Message / UDM | 对 Protocol ID 设置为"测试与调试协议"的所有 UCIe 管理传输数据包的通用术语。 |
| UCIe die（UCIe 裸片） | 本规范中通篇使用该术语指代在任何具有 UCIe 链路连接的 chiplet 上与 UCIe 链路关联的逻辑。它用作普通名词，指代由 UCIe 实现发送或接收的动作或消息。 |
| UCIe Flit Mode（UCIe Flit 模式） | 一种操作模式，其中 CRC 字节由 D2D 适配器插入和检查。如适用，重试（Retry）也由 D2D 适配器执行。 |
| UCIe Link（UCIe 链路） | 两个 chiplet 之间的 UCIe 连接。这些 chiplet 在 UCIe 语境下互为链路伙伴，因为它们使用共同的 UCIe 链路相互通信。 |
| UCIe Mainband Management Port（UCIe 主带管理端口） | 实现管理链路封装机制、能够跨点对点 UCIe 主带链路传输 UCIe 管理传输数据包的 chiplet 端口。 |
| UCIe Management Transport Protocol（UCIe 管理传输协议） | 用于在管理实体之间传输 UCIe 管理传输数据包的协议。 |
| UCIe Raw Format（UCIe 原始格式） | Flit 的所有字节都由协议层填充的操作格式。 |
| UCIe Sideband Management Port（UCIe 边带管理端口） | 实现管理链路封装机制、能够跨点对点 UCIe 边带链路传输 UCIe 管理传输数据包的 chiplet 端口。 |
| UCLS | UCIe 链路结构（UCIe Link Structure） |
| UEDT | UCIe 早期发现表（UCIe Early Discovery Table） |
| UHM | UCIe 链路健康监测器（UCIe Link Health Monitor） |
| UIE | 不可纠正内部错误（Uncorrectable Internal Error） |
| UiRB | UCIe 寄存器块（UCIe Register Block） |
| UiSRB | UCIe 结构寄存器块（UCIe Structure Register Block） |
| UMAP | UCIe 内存访问协议（UCIe Memory Access Protocol） |
| Unit Interval / UI（单位间隔） | 给定一个由交替的 1 和 0 值重复码型组成的数据流，单位间隔是在足够长的时间间隔内（使源时钟的所有有意的频率调制可忽略）对电压翻转之间的时间间隔取平均所测得的值。 |
| UP | 上行端口（Upstream Port） |
| UR | 不支持的请求（Unsupported Request） |
| USP | 上行交换机端口（Upstream Switch Port） |
| VH | 虚拟层级（定义见 CXL 规范） |
| vLSM | 虚拟链路状态机（Virtual Link State Machine） |
| Vref | 接收器的参考电压 |
| VTF | 电压传递函数（Voltage Transfer Function） |
| WAC | 写访问控制（Write Access Control） |
| zero | 比特、字段或寄存器中的数值 0，宽度与该比特、字段或寄存器相适应。 |
表 2. 计量单位符号
| 符号 | 计量单位 |
|---|---|
| b | 比特（bit） |
| B | 字节（byte） |
| dB | 分贝（decibel） |
| fF | 飞法（femtofarad） |
| GB/s | 吉字节每秒（gigabytes per second） |
| GHz | 吉赫兹（gigahertz） |
| GT/s | 吉传输每秒（gigatransfers per second） |
| KB/s | 千字节每秒（kilobytes per second） |
| MB/s | 兆字节每秒（megabytes per second） |
| MHz | 兆赫兹（megahertz） |
| mm | 毫米（millimeter） |
| ms | 毫秒（millisecond） |
| MT/s | 兆传输每秒（megatransfers per second） |
| mUI | 毫单位间隔（milli-Unit interval） |
| mV | 毫伏（millivolt） |
| mVpp | 毫伏峰峰值（millivolt peak-to-peak） |
| um | 微米（micrometer） |
| us | 微秒（microsecond） |
| ns | 纳秒（nanosecond） |
| pJ | 皮焦（picojoule） |
| pk | 峰值（peak） |
| ppm | 百万分之一（parts per million） |
| ps | 皮秒（picosecond） |
| s | 秒（second） |
| TB/s | 太字节每秒（terabytes per second） |
| V | 伏特（volt） |
参考文档
表 3. 参考文档（本规范全文中对这些文档的引用均指此处列出的版本/修订）
| 文档 | 文档位置 |
|---|---|
| PCI Express® 基础规范（PCIe Base Specification）Revision 6.3 | www.pcisig.com |
| Compute Express Link 规范（CXL Specification）Revision 3.2 | computeexpresslink.org |
| ACPI 规范（6.5 或更高版本） | www.uefi.org |
| ESD 目标行业理事会白皮书 | www.jedec.org（参考 JEP196）；www.esdindustrycouncil.org/ic/en（参考 White Paper 2 Part II）；www.esda.org（参考 White Paper 2 Part II） |
修订历史
表 4 列出了各修订版本的重要变更。
表 4. 修订历史
| 修订 | 日期 | 描述 |
|---|---|---|
| 3.0 | 2025 年 8 月 5 日 | • 支持 48 GT/s 和 64 GT/s 数据速率 • 运行时重新校准（Runtime Recalibration）增强 • 扩展距离的边带 • 支持需要连续传输的协议的增强 • 支持优先级边带数据包 • 支持早期固件下载（Early Firmware Download） • 支持快速节流紧急关断（Fast Throttle Emergency Shutdown） • 纳入对 2.0 版本的勘误和缺陷修复 |
| 2.0 | 2024 年 8 月 6 日 | • 第 6.0 章 UCIe-3D 及对 UCIe 3D 的相关支持 • 第 8.0 章系统架构及以下相关支持：8.1 节"UCIe 可管理性"、8.2 节"管理传输数据包（MTP）封装"、8.3 节"UCIe 调试与测试架构（UDA）" • 时钟门控期间的 di/dt 风险缓解 • 纳入对 1.1 版本的勘误和缺陷修复 |
| 1.1 | 2023 年 7 月 10 日 | • 流式 Flit 格式能力（允许流式协议使用适配器 Retry/CRC） • 增强型多协议复用（允许在同一适配器上动态复用不同协议） • 支持 x32 先进封装模块 • 支持 UCIe 链路健康监测 • 定义实现一致性所需的硬件能力 • 时钟门控期间的 di/dt 风险缓解 • 纳入对 1.0 版本的勘误和缺陷修复 |
| 1.0 | 2022 年 2 月 17 日 | 首次发布。 |
第 1 章 引言（Introduction）
本文档为 UCIe 规范 Revision 3.0, Version 1.0（2025 年 8 月 5 日）第 1 章的中文翻译。
Universal Chiplet Interconnect Express (UCIe) © 2022--2025 版权所有。
本章概述通用芯粒互连标准（Universal Chiplet Interconnect express，UCIe）架构。UCIe 是一种开放的、支持多协议的封装内互连标准，用于连接同一封装上的多个裸片（Die）。其主要动机是支持一个繁荣的生态系统，支撑可使用 UCIe 互连的解耦（disaggregated）裸片架构。UCIe 在共同的物理层和链路层之上支持多种协议（PCIe、CXL、流式协议（Streaming），以及一种原始格式------只要链路两端都支持，该格式可用于映射任何所选协议）。它涵盖了构建 SoC 所需的要素（如应用层），以及与封装相关的外形要素（例如凸点位置、供电、散热方案等）。
UCIe 可管理性架构（UCIe Manageability Architecture）是一种可选机制，通过提供可在各实现间通用的可管理性架构和软硬件基础设施，来管理基于 UCIe 的系统级封装（SiP）。UCIe DFx 架构（UDA）利用 UCIe 可管理性架构，为基于 UCIe 的 SiP 提供标准化的测试与调试基础设施。
本规范的定义旨在确保具有不同性能特性的各种器件之间的互操作性。规范提供了明确定义的调试与一致性（compliance）机制以确保互操作性。预计本规范将以向后兼容的方式演进。
UCIe 支持广泛的使用模型，此处列举其中一些，以说明它能在计算产业中释放的能力与创新。最初映射到 UCIe 的协议是 PCIe、CXL 和流式协议。所有协议的映射均使用 Flit 格式完成，包括原始格式（Raw Format）。PCIe 和 CXL 均被广泛使用，这些协议映射将通过用 UCIe 适配器和 PHY 取代 PCIe SERDES PHY 及 PCIe/CXL LogPHY 以及链路级重试（Retry），来改善功耗和性能特性，从而实现更多的封装内集成。UCIe 还规定流式协议也可以利用 UCIe 适配器的链路级重试，这可用于为 PCIe 或 CXL 以外的协议提供可靠传输。UCIe 还支持一种协议无关的原始格式，使其他协议也能被映射；同时允许诸如在封装内集成独立 SERDES/收发器 Tile（例如以太网）等用法。使用原始格式时，由协议层负责跨 UCIe 链路的可靠传输。
图 1-1 展示了一个由 CPU 裸片、加速器裸片和 I/O Tile 裸片通过 UCIe 连接组成的 SoC 封装。加速器或 I/O Tile 连接到 CPU 时，可以在 UCIe 上使用 CXL 事务------利用 CXL 的 I/O、一致性和内存协议。I/O Tile 可以提供封装对外的 CXL、PCIe 和 DDR 引脚。加速器连接到 CPU 时也可以在 UCIe 上使用 PCIe 事务。封装上 CPU 到 CPU 的连接也可以使用 UCIe 互连，运行一致性协议。
（见图 1-1：由 CPU 裸片、加速器裸片和 I/O Tile 裸片通过 UCIe 连接组成的封装）
可以使用 UCIe Retimer（重定时器），通过封装外互连（Off-Package Interconnect）将 UCIe 连接扩展到封装之外。封装外互连的例子包括电缆、光缆或任何其他用于在机架/Pod 级别连接封装的技术，如图 1-2 所示。UCIe 规范要求 UCIe Retimer 对其本地封装上连接的裸片实现 UCIe 接口，并确保 Flit 以其选择的通道扩展技术，按照 UCIe 协议送达位于另一封装中的远端 UCIe 裸片接口。
图 1-2 演示了使用 CXL 协议的机架/Pod 级解耦。图 1-2a 展示了机架级视图：来自不同计算机箱的多个计算节点（虚拟层级）连接到一台 CXL 交换机，该交换机再连接多个 CXL 加速器/Type-3 内存设备，这些设备可放置在一个或多个独立的抽屉（drawer）中。该连接的逻辑视图如图 1-2b 所示，其中每个"主机"（H1、H2......）是一个计算抽屉。每个计算抽屉通过 UCIe Retimer 使用运行 CXL 协议的封装外互连连接到交换机，如图 1-2c 所示。交换机也有共封装的 Retimer：Retimer Tile 一侧使用 UCIe 连接到交换机主裸片，另一侧是连接加速器/内存设备的 PCIe/CXL 物理互连，如图 1-2c 所示。
（见图 1-2：UCIe 实现机架/Pod 级长距连接）
UCIe 允许三种不同的封装选项：标准封装（2D）、先进封装（2.5D）和 UCIe-3D。这覆盖了从最低成本到最佳性能互连的完整谱系。
-
标准封装（Standard Package）------该封装技术用于低成本、长距（从一个裸片上的凸点到远端裸片连接凸点测量为 10 mm 至 25 mm）互连，使用有机封装/基板上的走线，同时仍提供显著优于封装外 SERDES 的误码率（BER）特性。图 1-3 展示了使用标准封装选项的示例应用。表 1-1 概述了 UCIe 在标准封装选项下的特性。
-
先进封装（Advanced Package） ------该封装技术用于性能优化的应用。因此，通道距离很短（从一个裸片上的凸点到远端裸片连接凸点测量小于 2 mm），互连针对高带宽、低延迟进行了优化，具有最佳的性能和能效特性。图 1-4、图 1-5 和图 1-6 展示了使用先进封装选项的示例应用。表 1-2 概述了先进封装选项的主要特性。
（见图 1-3：标准封装接口；图 1-4/1-5/1-6：先进封装接口示例 1/2/3）
表 1-1. 标准封装上 UCIe 的特性
| 指标 | 数值 |
|---|---|
| 支持的速率（每通道） | 4 GT/s、8 GT/s、12 GT/s、16 GT/s、24 GT/s、32 GT/s、48 GT/s、64 GT/s |
| 凸点间距（Bump Pitch） | 100 um 至 130 um |
| 通道距离（短距） | 10 mm |
| 通道距离（长距） | 25 mm |
| 原始误码率（BER）ᵃ | 1E-27（≤ 8 GT/s） 1E-15（≤ 48 GT/s 且 ≥ 12 GT/s） 1E-12（> 48 GT/s） |
ᵃ BER 特性详情见第 5.0 章。
表 1-2. 先进封装上 UCIe 的特性
| 指标 | 数值 |
|---|---|
| 支持的速率（每通道） | 4 GT/s、8 GT/s、12 GT/s、16 GT/s、24 GT/s、32 GT/s、48 GT/s、64 GT/s |
| 凸点间距 | 25 um 至 55 um |
| 通道距离 | 2 mm |
| 原始误码率（BER）ᵃ | 1E-27（≤ 12 GT/s） 1E-15（≤ 48 GT/s 且 ≥ 16 GT/s） 1E-12（> 48 GT/s） |
ᵃ BER 特性详情见第 5.0 章。
- UCIe-3D ：该封装技术使用二维互连凸点阵列在一个裸片堆叠于另一个裸片之上的裸片间传输数据。规范提供了一系列设计选项，供厂商开发标准构建模块。表 1-3 概述了 UCIe-3D 的主要特性。图 1-7 展示了 UCIe-3D 的示例。UCIe-3D 的详细描述见第 6.0 章。
（见图 1-7：UCIe-3D 示例）
表 1-3. UCIe-3D 的特性
| 指标 | 数值 |
|---|---|
| 支持的速率（每通道） | 最高 4 GT/s |
| 凸点间距 | < 10 um（优化目标ᵃ） 10 至 25 um（功能支持ᵃ） |
| 通道 | 3D 垂直 |
| 原始误码率（BER）ᵇ | 1e-27 |
ᵃ 电路架构针对 < 10 um 凸点间距优化；10 至 25 um 在功能上受支持。
ᵇ BER 特性详情见第 6.0 章。
1.1 UCIe 组件
UCIe 是一种分层协议，每一层执行一组不同的功能。图 1-8 展示了 UCIe 协议栈的三个主要组件以及各层之间的功能划分。要求 UCIe 协议栈中的每个组件都能够支持所宣称的功能和带宽。规范为不同的握手和状态转换定义了若干超时及相关错误。除非另有明确说明，所有规定的超时值均为 −0%、+50%。所有超时值必须在域复位（Domain Reset）后设置为规定值。所有计数器值必须在域复位后设置为规定值。
（见图 1-8：UCIe 各层及其功能）
1.1.1 协议层（Protocol Layer）
虽然协议层可以是应用特定的，但 UCIe 规范提供了在 UCIe 链路上传输 CXL 或 PCIe 协议的示例。UCIe 支持以下协议以启用不同的应用：
- 来自 PCIe 基础规范的 PCIe。
- 来自 CXL 规范的 CXL。注意：不支持 RCD/RCH/eRCD/eRCH。
- 流式协议（Streaming protocol）：提供通用模式，使用户定义的协议可使用 UCIe 传输。
- UCIe 管理传输协议ᵃ：这是在 UCIe 可管理性架构内的 UCIe 管理网络上进行管理通信的端到端、介质无关的协议。
对于每种协议，都有不同的优化及关联的 Flit 传输方式可用于在 UCIe 上传输。第 2.0 章和第 3.0 章涵盖不同模式和 Flit 格式的相关细节。
ᵃ UCIe 管理传输协议可被封装后通过 UCIe 边带或 UCIe 主带传输。第 8.1 节涵盖该协议的细节；第 8.2 节涵盖该协议在 UCIe 边带和 UCIe 主带上封装的细节。
1.1.2 裸片到裸片（D2D）适配器
D2D 适配器与协议层和物理层协调，以确保跨 UCIe 链路的数据传输成功。它尽可能地精简主数据路径上的逻辑，从而为协议 Flit 提供低延迟、优化的数据路径。传输 CXL 协议时，多个并发协议所需的 ARB/MUX 功能由 D2D 适配器执行。对于原始 BER 大于 1e-27 的选项，UCIe 规范为 PCIe、CXL 或流式协议提供了在 D2D 适配器中实现的 CRC 和重试（Retry）方案。重试规则见第 3.8 节。
D2D 适配器负责协调高层链路状态机和链路启用（bring up）、与远端链路伙伴进行协议选项相关的参数交换，以及在支持时与远端链路伙伴进行电源管理协调。第 3.0 章涵盖 D2D 适配器的相关细节。
1.1.3 物理层（Physical Layer）
物理层有三个子组件，如图 1-9 所示。
（见图 1-9：物理层组件）
物理凸点上的 UCIe 主数据路径组织为一组称为模块（Module）的通道。模块构成 UCIe AFE 结构设计实现的原子粒度。标准封装和先进封装每模块的通道数在第 4.0 章中规定。在需要带宽扩展时，给定的协议层或 D2D 适配器实例可以跨多个模块发送数据。
UCIe 的物理链路由两类连接组成：
-
边带（Sideband）：该连接用于参数交换、调试/一致性的寄存器访问，以及与远端伙伴协调进行链路训练和管理。每个方向由一个转发时钟引脚和一个数据引脚组成。无论主带数据速率如何，时钟固定为 800 MHz。UCIe 物理层的边带逻辑必须位于辅助电源和"常开"（always on）域。每个模块都有自己的一组边带引脚。对于先进封装选项，每个方向提供一对冗余的时钟和数据引脚用于修复（repair）。
-
主带（Mainband）：该连接构成 UCIe 的主数据路径。每个模块由一个转发时钟、一个数据有效（valid）引脚、一个跟踪（track）引脚和 N 条数据通道组成。对于先进封装选项，N=64（也称为 x64）或 N=32（也称为 x32），凸点图中总共提供四个额外引脚用于通道修复。对于标准封装选项，N=16（也称为 x16）或 N=8（也称为 x8），不提供用于修复的额外引脚。
逻辑物理层协调各项功能及其相对顺序，以正确完成链路启用和管理（例如边带传输、主带训练和修复等）。第 4.0 章和第 5.0 章涵盖物理层操作的细节。
1.1.4 接口（Interfaces）
UCIe 在第 10.0 章中定义了物理层与 D2D 适配器之间的接口（原始 D2D 接口，RDI），以及 D2D 适配器与协议层之间的接口（Flit 感知 D2D 接口，FDI）。规范还提供了一份参考信号列表，涵盖 SoC 与 UCIe 协议栈之间管理传输协议的交互和规则。
这样做的动机有两个方面：
- 使厂商和 SoC 构建者能够以低集成成本、更快的上市时间，轻松地混搭来自不同 IP 供应商的不同层。（例如，让协议层与任何符合 UCIe 规范所提供接口握手的其他厂商的 D2D 适配器和物理层协同工作。）
- 鉴于硅后（post-silicon）互操作测试的开销和成本更高，对总线功能模型（BFM）的一致理解和开发可以使该协议栈的 IP 开发更容易。
1.2 UCIe 配置
本节描述 UCIe 操作允许的不同配置和组合。
1.2.1 单模块配置
单模块配置在先进封装中是 x64 或 x32 数据接口，如图 1-10 所示。单模块配置在标准封装中是 x16 或 x8 数据接口，如图 1-11 所示。x8 标准封装模块仅允许用于单模块配置，主要供键合前（pre-bond）测试使用。在单模块配置的多个实例化中，若每个模块都有自己专用的适配器，则它们独立运行（例如，它们可以以不同的数据速率和宽度传输数据）。
（见图 1-10：单模块配置------先进封装；图 1-11：单模块配置------标准封装）
1.2.2 多模块配置
本规范允许双模块和四模块配置。当共用同一适配器工作时，双模块和四模块配置中的各模块必须以相同的数据速率和宽度运行。双模块和四模块配置的示例见图 1-12 至图 1-14。
（见图 1-12：标准封装双模块配置；图 1-13：标准封装四模块配置；图 1-14：先进封装双模块配置示例）
1.2.3 仅边带配置
标准封装允许仅边带（Sideband-only）的 UCIe 配置，用于测试或可管理性目的。同一 UCIe 仅边带链路可以包含一个、两个或四个仅边带端口。图 1-15、图 1-16 和图 1-17 展示了这些配置的示例。更多细节见第 5.7.4 节。
（见图 1-15：单端口仅边带链路；图 1-16：双端口仅边带链路；图 1-17：四端口仅边带链路）
1.3 UCIe Retimer
如前所述，UCIe Retimer 用于支持不同类型的封装外互连，以扩展位于不同封装上的两个 UCIe 裸片之间的通道距离。每个 UCIe Retimer 既有到封装上某个 UCIe 裸片的本地 UCIe 链路连接，也有用于更长距离的外部连接。图 1-18 展示了一个高层框图，演示使用 UCIe Retimer 在 UCIe 裸片 0 与 UCIe 裸片 1 之间实现封装外互连的系统。UCIe Retimer 0 与 UCIe 裸片 0 通过封装 0 内的 UCIe 链路 0 相连。UCIe Retimer 1 与 UCIe 裸片 1 通过封装 1 内的 UCIe 链路 1 相连。术语"远端 Retimer 伙伴"（remote Retimer partner）用于指代连接在封装外互连远端的 UCIe Retimer 裸片。
（见图 1-18：UCIe Retimer 连接框图）
UCIe Retimer 的职责包括：
-
跨封装外互连的可靠 Flit 传输。 有三种可选方案实现这一目标，如下所述：
- 允许 Retimer 使用其所承载协议的底层规范原生定义的 FEC 和 CRC（例如 PCIe 或 CXL），前提是外部互连符合其所传输协议对应规范的底层错误模型（例如 BER 和错误相关性）。此时 UCIe 链路将被设置为使用原始格式（Raw Format）来隧道传输其所承载协议的原生比特（例如 PCIe 或 CXL Flit）。在这种场景下，必须调整 UCIe 裸片上的队列大小（协议层缓冲区）以满足底层往返延迟。
- 允许 Retimer 提供必要的 FEC、CRC 和重试能力来处理封装外互连的 BER。在这种情况下，Flit 经过三条独立的链路；每个 UCIe Retimer 与其封装内的 UCIe 裸片进行独立的 ACK/NAK 重试，并与远端 Retimer 伙伴进行另一条独立的 ACK/NAK 重试。对于该场景，协议可以使用任何适用的 Flit 格式在 UCIe 链路上传输。
- Retimer 提供自己的 FEC：用自己的 FEC 替换 PCIe 或 CXL 原生定义的 FEC，或在原生 PCIe 或 CXL 定义的 FEC 之外额外加上自己的 FEC，但利用底层协议内建的 CRC 和重放（Replay）机制。在这种场景下，必须调整 UCIe 裸片上的队列大小（协议层缓冲区、重试缓冲区）以满足底层往返延迟。
-
与远端 Retimer 伙伴解析链路和协议参数，以确保 UCIe 裸片之间端到端（E2E）的互操作性。例如，允许 Retimer 在图 1-18 中的封装 0 和封装 1 上强制使用相同的链路宽度、速率、协议（包括任何相关的协议特定参数）和 Flit 格式。具体的解析机制（包括跨封装外互连进行参数交换的消息传输）由 Retimer 自行实现，它们必须综合考虑自身能力以及封装 0 和封装 1 上 UCIe 裸片的能力，确保一致的运行模式。然而，为了 UCIe 链路的健壮性------避免在外部互连需要更长时间完成链路建立或与远端 Retimer 伙伴进行参数解析时出现不必要的超时------UCIe 规范定义了对可能延迟的相关边带消息的"Stall"（停滞）响应。Retimer 必须在 UCIe 规范规则内以"Stall"响应作答，以避免在等待远端 Retimer 伙伴或与其协商期间出现此类不必要的超时。Retimer 有责任确保 UCIe 链路不会无限期停滞。
-
与远端 Retimer 伙伴解析适配器链路状态机（LSM）或 RDI 状态的链路状态，以确保正确的端到端操作。更多细节见第 3.0 章。
-
流控与背压（back-pressure）：
- 从 UCIe 裸片发送到 UCIe Retimer 的数据使用信用（credit）进行流控。这些信用位于任何底层协议信用机制（如 PCIe 中的 PH、PD 信用）之上。这些 UCIe D2D 信用必须用于两个 UCIe Retimer 之间的流控，且发送给 UCIe Retimer 的任何数据必须最终被远端 UCIe 裸片消费，而无任何其他依赖。每个 UCIe Retimer 必须实现一个接收缓冲区（Receiver Buffer），用于存放从其封装内 UCIe 裸片接收的 Flit。接收缓冲区信用在 D2D 适配器的初始参数交换期间向 UCIe 裸片通告，UCIe 裸片在没有信用时不得向 UCIe Retimer 发送任何数据。一个信用对应 256B 数据（包括任何 FEC、CRC 等）。信用返回叠加在 Valid 成帧上（见第 4.1.2 节）。每当 RDI 状态离开 Active 时，UCIe 裸片处的信用计数器被重新指派为其初始通告值。UCIe Retimer 在重新进入 Active 状态之前，必须将其接收缓冲区中的数据排空或丢弃（视情况而定）。
- 从 UCIe Retimer 发送到 UCIe 裸片的数据在 D2D 适配器层面不进行流控。UCIe Retimer 如有需要可与另一 UCIe Retimer 进行独立的流控，这超出本规范范围。
1.4 UCIe 关键性能目标
表 1-4 概述了 UCIe 先进封装和标准封装配置的性能目标。表 1-5 概述了 UCIe-3D 的性能目标。
表 1-4. UCIe 2D 与 2.5D 关键性能目标
| 指标 | 链路速率/电压 | 先进封装（x64） | 标准封装 |
|---|---|---|---|
| 裸片边缘带宽密度ᵃ（GB/s 每 mm） | 4 GT/s | 165 | 28 |
| 8 GT/s | 329 | 56 | |
| 12 GT/s | 494 | 84 | |
| 16 GT/s | 658 | 112 | |
| 24 GT/s | 988 | 168 | |
| 32 GT/s | 1317 | 224 | |
| 48 GT/s | 1975 | 278ᵇ | |
| 64 GT/s | 2634 | 370ᵇ | |
| 能效ᶜ（pJ/bit） | 0.7 V（供电电压） | 0.5（≤ 12 GT/s） 0.6（≥ 16 GT/s） | 0.5（4 GT/s） 1.0（≤ 16 GT/s） 1.25（≥ 24 GT/s） |
| 0.5 V（供电电压） | 0.25（≤ 12 GT/s） 0.3（≥ 16 GT/s 且 ≤ 32 GT/s） 0.5（≥ 48 GT/s） | 0.5（≤ 16 GT/s） 0.75（≥ 32 GT/s） | |
| 延迟目标ᵈ | --- | ≤ 2 ns | ≤ 2 ns |
ᵃ 裸片边缘带宽密度定义为每毫米硅裸片边缘的总 I/O 带宽（GB/s），先进封装按 45 um 凸点间距、标准封装按 110 um 凸点间距计算。对于 x32 先进封装模块，裸片边缘带宽密度为相应 x64 数值的 50%。
ᵇ 标准封装在 48 GT/s 和 64 GT/s 下的裸片边缘带宽密度分别小于 24 GT/s 和 32 GT/s 下的 2 倍。这是因为在更高速率下为改善信号完整性而增加了裸片边缘占用。本规范的未来修订将着手解决此问题。
ᶜ 能效（每比特从 FDI 到凸点再返回 FDI 所消耗的能量）包括所有适配器和物理层相关电路，包括但不限于 Tx、Rx、PLL、时钟分配等。通道距离和端接在第 5.0 章讨论。
ᵈ 延迟包括 Tx 和 Rx 上适配器和物理层的延迟（FDI 到凸点的延迟）。物理层延迟细节见第 5.0 章。延迟目标基于 16 GT/s。其他数据速率下的延迟可能因数据速率相关因素（如数据累积和传输时间）而不同。注意，延迟目标不包括处理所需的比特累积，无论是在 Flit 内部还是跨 Flit。
表 1-5. UCIe-3D 关键性能目标
| 指标 | 链路速率/电压 | UCIe-3D |
|---|---|---|
| 带宽密度ᵃ（GB/s/mm²） | 4 GT/s | 4000 |
| 能效ᵇ（pJ/bit） | 0.65 V（供电电压） | 0.05 |
| 延迟目标ᶜ | --- | ≤ 125 ps |
ᵃ 带宽密度按 9 um 凸点间距给出。
ᵇ 能效（每比特消耗的能量）包括所有 Tx、Rx、PLL、时钟分配等。
ᶜ 延迟包括 Tx 和 Rx 上的延迟。
1.5 互操作性（Interoperability）
封装设计者需要确保封装上连接的各裸片能够互操作。这包括兼容的封装互连（例如先进封装与标准封装）、协议、电压电平等。强烈建议裸片采用低于 0.85 V 的发送器电压，以便该裸片在可预见的未来能够与广泛的工艺节点互操作。
本规范考虑了先进封装选项在广泛凸点间距范围内的互操作性。预计随着时间推移，更小的凸点间距将被主要采用。随着凸点间距缩小，我们预计设计将降低所通告的最大数据速率（尽管它们可以达到 64 GT/s），以优化面积，并应对面积减小后高带宽带来的供电和散热约束。表 1-6 将凸点间距归纳为四组。基于第 5.0 章规定的 PHY 尺寸，组内以及跨组的互操作性均得到保证。表 1-4 中给出的性能目标基于 45 um 凸点间距。
表 1-6. 不同先进封装凸点间距的分组
| 凸点间距（um） | 最小数据速率（GT/s） | 预期最大数据速率（GT/s） |
|---|---|---|
| 第 1 组：25 - 30 | 4 | 24 |
| 第 2 组：31 - 37 | 4 | 32 |
| 第 3 组：38 - 44 | 4 | 48 |
| 第 4 组：45 - 55 | 4 | 64 |
不同裸片边缘尺寸的标准封装实现之间的互操作（例如最大数据速率 64 GT/s 的实现与最大数据速率 32 GT/s 的实现相连）需要在封装中保持最小的裸片间隙，以确保有足够空间让各通道连接针对裸片边缘差异进行调整。