chiplet

全文 - CDS: Deadline-Aware, Multi-Chiplet GPU Scheduler in Gem5向多芯粒 GPU 架构的转变，在跨分布式计算和内存资源进行任务调度方面引入了新的复杂性。此外，现代实时应用对 GPU 的低延迟执行提出了严格要求。与单芯片 GPU 不同，多芯粒设计 [1]–[7] 必须协调具有不同延迟和带宽的芯粒之间的工作，这使得现代 GPU 中使用的轮询调度 [6] 不足以提供实时保证。

全文 - 第 01 章 - Principles and Practices of Interconnection Networks原著：William J. Dally, Brian Towles，《Principles and Practices of Interconnection Networks》，Morgan Kaufmann，2004。

全文 - Dissecting How Die Scaling Breaks GPU Fine-grained Scheduling原文现代 GPU 在物理上已不再对称。芯片扩展导致了制造-驱动的 floorsweeping（缺陷屏蔽）【见文末注释1】以及缓存和内存分区。前者产生了芯片特定的计算拓扑结构，而后者导致了非均匀内存访问（NUMA）。这些不对称性是显著的：忽略拓扑的计算单元分配可导致高达 1.33× 的性能波动，而远程访问使 HBM 延迟增加高达 67%、L2 延迟几乎翻倍。然而，这些不对称性被隐藏在 GPU 的逻辑资源抽象背后，并且可能因芯片而异。我们开发了轻量化的特征化方法，以揭示每块芯片的计算拓扑和内存亲和性。然后

Chiplet 协议与实现的相关基础方向在一个“没有对应专业名称、但岗位真实存在”的交叉地带。这类 die-to-die（D2D）互连协议的设计，本质是四个学科拼起来的一层，没有哪个单一专业完全覆盖：

BlackWell 双计算 die 的 L2 一致性 casesNvidia’s B200: Keeping the CUDA Juggernaut Rolling ft. Verda (formerly DataCrunch)

全文 - version.A - AMBA CHI Chip-to-Chip（C2C）翻译说明：本文档为 Arm IHI0098 A《AMBA® CHI Chip-to-Chip (C2C) Architecture Specification》（2024 年 2 月发布）的完整中文翻译。如中英文版本之间存在任何冲突，以英文原版为准。

全文 - 第0章前言，第 1 章简介 - UCIe v3.0 Specification本文档为 UCIe 规范 Revision 3.0, Version 1.0（2025 年 8 月 5 日）前言部分的中文翻译。 Universal Chiplet Interconnect Express (UCIe) © 2022–2025 版权所有。

AI芯片常见概念最近参加了一些AI芯片开发者会议，发现现在公司的热门研究方向集中在Chiplet和存算一体上，而基于Chiplet又衍生出EDA工具、接口技术、先进封装等概念。由于对这些概念不是很清晰，所以专门调研了一下，总结成此文，希望可以为大家提供一些帮助。

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Neoverse S3 系统 IP：机密计算和多芯片基础设施 SoC 的基础Neoverse S3 产品推出了我们的第三代基础设施特定系统 IP，这是下一代基础设施 SOC 的理想基础，适用于从 HPC 和机器学习到 Edge 和 DPU 的各种应用。S3 机箱专注于为我们的合作伙伴提供 Chiplet、机密计算等关键创新以及 UCIe、DDR5、CXL 3.1 和 PCIe Gen5/Gen6 等行业标准的现成功能。Neoverse S3 提供了一套系统 IP，可提供新的可组合性、增加的 IO 吞吐量和增强的安全性。Neoverse S3 产品的主要特点包括：

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Chiplet技术与汽车芯片(一)目录1.摩尔定律放缓2.Chiplet的优势2.1 提升芯片良率、降本增效2.2 设计灵活，降低设计成本

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Chiplet技术与汽车芯片(二)目录1.回顾2.Chiplet的优势2.1 提升芯片良率、降本增效2.2 设计灵活，降低设计成本2.3 标准实行，构建生态

Chiplet解决芯片技术发展瓶颈这是IC男奋斗史的第38篇原创本文1776字，预计阅读4分钟。Chiplet封装是什么介绍Chiplet前，先说下SOC。Chiplet和SOC是两个相互对立的概念，刚好可以用来互为参照。

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