系列文章 · 第7篇
第6篇的结尾留下了一个判断：当互连密度需求越过 RDL 的能力边界时，需要一个布线密度更高、且能同时承载多颗 die 的互连平台。中介层是其中最直接的答案。但产业界并非只有"铺一整片硅"这一条路。
在 MCM/SiP 的基板布线和全尺寸硅中介层之间，存在一个容易被跳过的中间地带：不铺满中介层，只在需要高密度互连的局部嵌入一小块桥接 die。这个思路的核心洞察极其朴素：多颗芯片之间需要极高互连密度的区域，通常只占封装面积的一小部分。为了那百分之几的面积而铺设一整片硅中介层，在成本和良率上都是不经济的。桥接技术把高密度互连"局部化"，让封装的其他区域仍然可以使用成本低得多的有机基板或 Fan-Out RDL。
这一篇讨论的两种形态------嵌入式芯片封装和桥接技术------共享同一个结构逻辑：用局部的精度换取全局的成本。理解了这条逻辑，才能理解为什么 EMIB 会成为 CoWoS 之外的一条独立分支，以及为什么三星和高通正在尝试把"硅桥"进一步替换为"有机桥"。
嵌入式芯片：把 die 放进基板里，而不是放在基板上
嵌入式芯片封装（Embedded Die）的基本操作是：在有机基板或芯板上开出一个腔体，把芯片放置其中，然后用介电材料或模塑料填充间隙、形成平坦表面，再在上方构建 RDL 或布线层。芯片不再"坐在"基板表面，而是被嵌入基板内部，其焊盘通过微导通孔与上方的布线层连接。
这个结构带来的直接好处是厚度和互连距离的压缩。芯片与布线层之间的垂直距离从传统封装的百微米级缩短到几十微米，寄生参数随之降低。同时，由于芯片被嵌入基板内部，封装整体的 z 高度减少，对于手机射频前端、电源管理等对厚度敏感的应用，这是一个有吸引力的特性。
但嵌入式芯片本身并不自动解决 die-to-die 高密度互连问题。它改变的是芯片与载体之间的空间关系，而不是多颗芯片之间的布线密度。嵌入式芯片的 RDL 线宽/线距仍然受限于有机材料的加工精度，通常在微米到十微米量级。当需要连接的是逻辑芯片与 HBM 时，这个密度仍然不够。嵌入式芯片的真正价值在于它为桥接提供了一个结构基础：芯片已经被嵌入了一个平坦的、可布线的表面，桥接 die 可以嵌入同一层或相邻层，在局部提供远超有机 RDL 的互连密度。
桥接：在需要的地方，放一小块硅
桥接技术的逻辑可以压缩成一句话：不在整个封装上做高密度布线，只在两颗（或多颗）需要高速通信的 die 之间的局部区域，嵌入一块带有精细布线的硅片。
英特尔 EMIB 是这条路线最成熟的量产代表。它的结构是在有机基板中形成一个腔体，将一小块硅桥嵌入其中，桥的上表面带有亚微米级的铜布线，通过微凸点与上方的 die 连接。桥本身不含 TSV（在标准 EMIB 中），不承担供电功能，只提供 die-to-die 的高密度信号通路。供电和低速信号仍然走有机基板的常规布线。
这个"分工"是桥接技术经济性的根源。硅中介层需要整片硅片承担全部互连和供电，面积越大、TSV 越多，良率损失和成本越高。桥接只把硅用在最需要精度的地方，硅的面积从"整个封装"缩小到"几颗 die 之间的缝隙"。台积电在 CoWoS-S 中介层尺寸超过约 2500 mm² 后，也开始在 CoWoS-L 中转向"局部硅互连 + Fan-Out RDL"的混合结构，本质上采用了同样的局部化逻辑。
桥接的密度能力介于有机 RDL 和全硅中介层之间。EMIB 的桥接区域可以实现远高于基板的布线密度，但桥本身的面积限制了它可以连接的 die 数量和布线总宽度。这意味着桥接适合的是少数几颗 die 之间的高带宽连接，而不是整个封装内所有 die 的全互连。当封装内需要连接十几颗 die 时，需要多个桥，设计复杂度和制造难度随之上升。
从硅桥到有机桥：成本压力下的材料替换
桥接路线内部正在发生一次值得关注的材料分化。硅桥的制造成本虽然低于全尺寸硅中介层，但仍然需要前道晶圆工艺来形成亚微米布线，且硅桥的嵌入对基板腔体加工精度提出了很高要求。英特尔的 EMIB-T 虽然封装总良率已接近 90%，但基板良率仍然停留在约 50%，成为大规模量产的瓶颈。基板腔体的精度、硅桥的对准、以及桥与基板之间的热机械匹配，都是这条路线上的工程难点。
三星与高通正在推进的"2.1D"方案选择了另一条材料路径：用有机桥接替代硅桥。据报道，该方案以环氧树脂等有机聚合物与铜线构建桥接结构，依托 RDL 技术形成多层精细电路，目标线宽/间距为 1.5--2 μm，通孔尺寸 4--5 μm，图案密度 500--1000/mm。这个密度低于硅桥的亚微米级，但已经显著高于常规有机基板，且制造逻辑更接近 PCB 工艺而非晶圆制造，理论上可以降低成本并规避与英特尔的硅桥专利纠纷。
这条路径的取舍是清晰的：用略低的互连密度换取更低的成本和更宽松的制造生态。它是否能被市场接受，取决于一个关键问题：目标应用对 die-to-die 带宽的需求，是否真的需要硅桥级别的密度。对于部分 ASIC 和定制化芯片，答案可能是否定的。TrendForce 的分析指出，Google 和 Meta 等 CSP 正在积极评估 EMIB 方案，正是因为 ASIC 对带宽和延迟的要求不像 NVIDIA GPU 那样极端，而 EMIB 的成本和尺寸优势更具吸引力。
桥接的边界：局部高密度的代价
桥接技术有一个容易被忽视的结构性约束：它的密度优势是局部的，而局部化本身带来了设计复杂度的非线性增长。
当封装内只有两颗 die 需要桥接时，结构是简单的：一个腔体、一块桥、两排微凸点。当封装内需要连接一颗逻辑 die 和八颗 HBM 时，桥的数量和布局变得复杂：每个桥需要独立的腔体、独立的对准、独立的微凸点连接。桥与桥之间的布线需要通过有机基板或 RDL 完成，而这些布线的密度和长度又开始逼近基板的能力边界。桥接把"高密度"从全局问题变成了多个局部问题，但局部问题的数量本身会变成一个系统级挑战。
热机械可靠性是另一条约束。硅桥嵌入有机基板后，硅与基板材料之间的 CTE 失配在桥的边缘产生应力集中。桥的尺寸越小，应力集中的区域越小，但桥与上方 die 之间的微凸点节距也越细，对应力更加敏感。EMIB 的 CTE 问题被认为小于全尺寸硅中介层，因为整体硅比例低，但这不意味着桥接没有应力问题，只是应力被分散到了多个局部区域，而不是集中在一个大界面上。
从能力定位来看，桥接填补的是有机基板和全硅中介层之间的空白。它适合的场景是：die 数量不多、互连密度需求集中在少数几对 die 之间、成本敏感度高于对极限带宽的追求。当这些条件成立时，桥接提供了一组比硅中介层更经济的折中。当条件不成立时------比如需要连接十几颗高带宽 die，或者需要全局均匀的高密度布线------全尺寸中介层或 CoWoS-L 的混合结构仍然是更合适的选择。
通向下一篇
嵌入式芯片和桥接技术共同揭示了一条重要的产业逻辑：先进封装的演进不是一条从"低密度"到"高密度"的单线进步，而是在不同尺度上重新分配"密度"和"成本"的折中位置。硅中介层把高密度铺满整个封装，桥接把高密度压缩到局部缝隙，有机桥进一步用材料替换降低局部高密度的成本。每一条路径都有它成立的条件区间，没有一种方案在所有场景中胜出。
下一篇将正式进入中介层的讨论，首先建立硅、玻璃、有机三种平台的第一性比较框架。桥接的经验在这里会变得有用：读者已经看到，"高密度"不是一个可以脱离面积、成本和良率单独讨论的指标。中介层的选择，本质上也是在问同一个问题------在多大的面积上、以多高的良率、用多少成本，实现多高的互连密度。