系列文章 · 第16篇
前十五篇讨论的所有载体和互连技术------引线框架、基板、Fan-Out、中介层、桥接、TSV、混合键合、玻璃面板------处理的都是同一类物理量：电子在导体中的传输。密度、损耗、延迟、热，这些约束的根源都是电子的运动。当信号速率推进到 1.6T 和 3.2T 时，电互连在封装尺度上的损耗和功耗开始逼近一条无法靠"更好的介电材料"或"更细的铜线"无限推迟的边界。CPO 的登场，不是在这条曲线上再往前挪一步，而是更换了传输的物理载体：用光子替代电子，在封装内部完成长距离、高带宽的数据搬运。
但这个更换的代价，恰恰落在前十五篇反复讨论的那些约束上。CPO 把光引擎和交换 ASIC 放进同一个封装，电气互连距离从厘米级压缩到 50 mm 以内，功耗降低 60%--68%，信号损耗从 22 dB 降至 4 dB，单端口功耗从 30 W 降到 9 W。能效数据同样直接：CPO 将能耗从可插拔方案的约 15 pJ/bit 降至接近 5 pJ/bit，路线图指向 1 pJ/bit 以下。但在赢得这些数字的同时，CPO 制造了一个在传统电封装中不存在的约束集合：光路的亚微米对准、激光器对温度波动的极端敏感性、以及电与光在同一封装内相互施加的热---力---电耦合。CPO 的工程难度，不是"把光模块缩小放进封装"那么简单，它是封装平台在电、光、热三个维度同时逼近极限后被迫做出的一次系统性回应。
电气路径的压缩：CPO 赢得的物理距离，以及它制造的新距离
可插拔光模块的结构是：交换 ASIC 的电信号从封装内引出，经过 PCB 上数十厘米的铜走线，到达面板上的光模块，再由模块内的 DSP 和驱动芯片处理，最后驱动激光器。这条路径上有两个代价：电信号在长距离铜走线上的损耗和功耗，以及模块内 DSP 重定时电路的功耗。CPO 取消的正是这两段：光引擎与 ASIC 共封装，电信号从 ASIC 到光引擎的距离从"数十厘米的板级铜线 + 连接器 + 模块内走线"压缩到"封装内毫米级的基板或中介层互连"。
这个压缩带来的能效收益是结构性的，而不是工艺改进的边际收益。可插拔方案在 1.6T 以上速率时面临功耗天花板，DSP 重定时是其中难以消除的固定成本；CPO 取消 DSP，用极短的电互连替代板级铜线，才把 pJ/bit 从 15 量级拉向 5 量级。但压缩电气路径的同时，CPO 引入了一条新的"距离"：光子从 PIC 中的波导到光纤纤芯之间的对准距离。这条距离在物理上是微米甚至亚微米量级，它的精度要求不亚于混合键合的对准，而它的工程难度在于，它必须在一个同时容纳了高功耗 ASIC 和温度敏感光子器件的封装内被稳定地维持。
光路对准：亚微米精度，但比混合键合多了一个维度
第13篇讨论混合键合时，对准的挑战被定义在 X、Y 和旋转三个平面自由度上，精度要求进入 10 nm 量级。CPO 的光纤对准在数量级上没有那么极端，但它的困难在于自由度的数量和容差的方向性。
光纤阵列单元（FAU）将多根裸光纤以亚微米级精度固定在 V 型槽基板上，行业典型纤芯定位精度控制在 ±0.5 μm 以内，高端产品可达 ±0.3 μm。这个精度本身已经在亚微米区间，但 CPO 的规模化要求把它推向了更复杂的场景：一台 51.2T CPO 交换机需要大量光纤实现高精度阵列引出，FAU 从普通无源配件转变为产业链的关键瓶颈器件。规模化部署要求在六个自由度上以纳米级精度将数千根光纤对准 PIC。这不是"把一个连接器插好"，而是在封装体内同时完成数千个光路的并行对准，且每一个光路的 1 dB 横向失配容差可能只有 ±1.8 μm 量级。
更棘手的是，CPO 的光耦合发生在封装内部，而封装的其余部分在热循环中会发生形变。FAU 的胶水固化应力、V 槽基板与 PIC 之间的 CTE 失配、以及封装翘曲，都会在光纤对准完成后改变光路的相对位置。光路对准因此不是一次性的组装动作，它必须在封装的热---力环境中被保持。这与混合键合的差别在于：混合键合的对准精度在退火后由铜---铜键合的冶金结合锁定，而光纤对准的精度由聚合物胶水和机械结构维持，后者在温度循环中的稳定性远不如金属键合。可拆卸式 DFAU 方案被提出来消除 CPO 封装过程中的多次光学对准需求，但它本质上是用连接器的可重复性来换取对准精度在维护周期内的可恢复性。
热：CPO 最尖锐的约束，因为它同时作用于激光器和光子器件
第14篇的结论是，3D 堆叠的可行设计空间由热约束定义。CPO 把这个结论推到了一个更窄的区间，因为热在这里同时作用于两类对温度极其敏感的器件，而它们被放置在高功耗 ASIC 的毫米级范围内。
可插拔光模块中，激光器和光子器件与 ASIC 之间隔着 PCB 的距离，热耦合相对松散。CPO 取消了这段距离：热量不再分布在板级，而是在带宽关键逻辑的毫米甚至微米范围内产生。交换 ASIC 的局部功率密度远高于激光器和 PIC 能够承受的水平，而 InP 激光器的工作温度上限通常只有 70°C 左右。当激光器或半导体光放大器（SOA）集成在 CPO 封装内时，ASIC 产生的热量会直接抬升激光器的温度，导致波长漂移、调制效率下降和眼图恶化。几个开尔文的温度波动就足以让谐振点偏离激光波长、使通信中断。
热在这里的作用方式也与电封装不同。在电封装中，温度升高主要影响晶体管的迁移率和漏电，设计者可以通过电压---频率曲线和热设计功耗来管理。在 CPO 中，温度梯度本身就是一个性能限制因素，而不仅仅是绝对温度。激光器阵列中不同通道之间的微小温差会导致波长间隔偏移，破坏 DWDM 的通道对齐；微环谐振器的谐振波长随温度漂移，需要局部加热器进行主动补偿，而加热器本身又增加功耗和热负荷。热管理的目标从"把结温控制在阈值以下"变成了"在激光器、PIC 和 ASIC 之间维持一个足够均匀且足够稳定的温度场"，后者的工程难度远高于前者。
这直接解释了为什么 CPO 的热管理方案必须比传统封装更"近结"。远端散热器加 TIM 的架构无法在 ASIC 和激光器之间制造出足够陡峭的热隔离：ASIC 的热量会通过基板、中介层和封装体向激光器扩散。热电冷却（TEC）在传统光子封装中被用来精确控制 PIC 温度，但在 CPO 中，TEC 本身的功耗和体积成为负担；新一代外置光源（ELS）甚至普遍取消 TEC 以控制整机功耗和成本，转而对激光器的宽温适配能力提出极致要求。嵌入式微流道冷却、热扩散层和局部热隔离结构，不是 CPO 的"可选优化"，而是让激光器在 ASIC 旁边存活下来的前置条件。
TSV 与混合键合：电---光集成的垂直通道，以及它引入的新耦合
CPO 的光引擎由 PIC 和 EIC 组成。PIC 负责光信号的产生、调制和探测，EIC 负责电信号的驱动、放大和重定时。两者的集成方式决定了电---光界面的寄生参数和热路径。
2.5D CPO 将 PIC 和 EIC 并排放在中介层上，通过中介层的横向布线和 TSV 完成互连。3D CPO 则将 EIC 直接堆叠在 PIC 上方，用 TSV 或混合键合实现垂直连接，使电---光界面的距离从横向的百微米级压缩到垂直的十微米级。NVIDIA 在 ISSCC 2026 上展示的 3D 堆叠 CPO 光互连芯片，将 7 nm EIC 与 65 nm PIC 通过混合键合集成，实现了单光纤 256 Gb/s 的吞吐量。混合键合在这里的功能与第13篇讨论的逻辑 die 堆叠在物理上是同源的：取消凸点，用铜---铜直接键合缩短电---光界面的距离，降低寄生参数。
但 3D CPO 的 TSV 面临一组在纯电 3D 堆叠中不存在的约束。TSV 穿透硅片时产生的热机械应力会通过压阻效应改变附近光子器件的性能，而光子器件对波导尺寸和折射率分布的敏感性远高于晶体管。TSV 周围的 keep-out zone 不仅是为了保护晶体管，也是为了保护光波导和调制器。3D CPO 中 TSV 的工艺挑战因此不仅是"填充质量"和"深宽比"，还包括TSV 与光子结构之间的热---力---光耦合：TSV 的铜在温度变化中膨胀，在硅中产生应力场，应力通过光弹效应改变波导的有效折射率，进而改变相位和谐振条件。
混合键合在 CPO 中的角色也带有一层在逻辑堆叠中不突出的含义。PIC 通常使用 65 nm 或更成熟的节点，EIC 使用 7 nm 或更先进节点。混合键合允许两者分别用最优的制程制造，再通过垂直键合集成，避免了"用先进节点制造光子器件"的不经济性。EVG 明确指出，混合键合可实现 PIC 与 EIC 的低寄生集成，以支持未来带宽需求；熔融键合则支持 III-V 族激光器材料和薄膜铌酸锂等新兴调制材料的异构集成。CPO 的键合需求因此比逻辑 3D 堆叠更"杂"：它需要在同一个封装内同时处理硅---硅键合、硅---III-V 键合、以及可能的光学透明界面键合，每一种键合的界面物理和可靠性模型都不同。
玻璃基板：CPO 的候选载体，但候选资格来自一套不同于电封装的判据
第15篇讨论玻璃基板时，它的核心优势被定位在 CTE 可调、高频低损耗和面板级面积可扩展性。在 CPO 的语境中，玻璃的吸引力增加了一条在电封装中不那么突出的维度：光学透明性。
玻璃基板凭借低介电损耗、高平整度及光学透明性，成为光电一体化集成的理想衬底。光学透明性意味着光信号可以穿过玻璃进行耦合或检测，为光路设计和封装内的光学监测提供了在硅或有机基板上不存在的自由度。玻璃的超低热变形和低信号损耗也服务于 CPO 中高频电信号和光路集成的双重需求。京东方等面板企业已经成立了 CPO 与 Micro LED 光互连技术攻关组，将玻璃载板定位为"未来光电融合底座"。
但第15篇的工程判断在这里同样适用：玻璃作为 CPO 载体的候选资格，最终要接受设备链和量产节奏的检验。TGV 的填充良率、玻璃脆性带来的 handling 难度、以及面板级检测吞吐量，在 CPO 场景中并不会因为"光学透明性"而自动解决。玻璃在 CPO 中的实际渗透，将取决于它能否在承载光引擎和 ASIC 的同时，把 TGV 的垂直互连和 RDL 的横向布线做到与 CPO 的光路精度和热管理要求兼容的水平。目前国内玻璃基板在 CPO 方向的产业化仍处于实质突破的早期阶段，距离大规模量产仍有距离。
CPO 作为系统性回应：电、光、热在同一个封装尺度上耦合
把上述约束放在一起，CPO 的定位就变得清晰了。它不是在电互连的曲线上增加一个"光学选项"，而是封装平台在电气路径的损耗和功耗越过经济边界后，被迫引入一个新的物理载体，而这个新载体又把热、力和对准的约束推到了比电封装更紧的耦合状态。
电气上，CPO 赢得了距离，但把光路对准的亚微米精度要求引入了封装内部。热上，CPO 把激光器和光子器件放置在高功耗 ASIC 的毫米级范围内，使温度梯度而非绝对温度成为性能限制因素。力上，混合键合和 TSV 把电---光界面的应力耦合到光子器件的折射率上，光纤对准的精度必须在一个热---力形变的环境中保持。光上，玻璃的透明性和低损耗提供了新的设计自由度，但这个自由度的兑现依赖于 TGV 和面板级工艺的成熟。
这四条路径的共同特征是：CPO 的可行设计空间不是由光学的带宽潜力定义的，而是由热约束和对准精度的保持能力定义的。光引擎可以做到 256 Gb/s 甚至更高，但如果激光器在 ASIC 旁边无法维持波长稳定，如果数千根光纤的对准在温度循环中漂移出容差，如果 TSV 的应力使微环谐振器失谐，那么光学带宽的潜力就无法在量产环境中兑现。这与第14篇的结论在逻辑上是同构的：热是前置约束，只不过在 CPO 中，热约束的作用对象从晶体管的迁移率扩展到了激光器的波长和光纤的对准。
量产现实：工程约束的收敛速度，比光学潜力慢得多
CPO 的量产时间线提供了一个检验上述分析的现实参照。SemiAnalysis 在 2026 年 6 月将 CPO 大规模量产节点从原定的 2027--2028 年推迟至 2029 年，依据是光引擎与交换芯片共封装良率爬坡缓慢、制造成本较可插拔方案高出 60% 以上，且 1.6T/3.2T 可插拔光模块的迭代超出预期。Yole 预测 CPO 市场到 2030 年可达 81 亿美元，但前提是良率问题能在接下来几年逐步解决。
与此同时，产业巨头的进展并非停滞。2026 年被行业普遍视为 CPO 规模化商用元年，英伟达 Spectrum-X、博通 TH5、台积电 COUPE 等标杆产品在 2026 年二季度同步实现规模化量产与交付，台积电 COUPE 平台的光引擎封装良率已提升至 90% 左右。英伟达预计 2026 年 CPO 出货 3 万至 5 万台，2027 年放量到 20 万至 30 万台，但短期仍存在良率和运维困难，NPO 可能成为过渡方案。
这组看似矛盾的数据，恰恰印证了本篇的核心判断：CPO 的技术可行性已经被证明，它的量产节奏由热管理、光路对准和混合键合/TSV 的工艺成熟度共同决定，而这些工艺的收敛速度远慢于光学带宽的实验室演示。90% 的封装良率是一个有意义的里程碑，但它距离可插拔方案在成本、可维护性和供应链成熟度上的综合优势，还有一段需要工程时间而非架构创新来填补的距离。CPO 不是"会不会发生"的问题，而是"在哪个产品形态和哪个成本点上，它的系统性回应才能压过可插拔方案的惯性"的问题。
通向第17篇
CPO 完成了封装平台在物理载体上的一次根本性扩展：从"电子在导体中传输"到"光子在波导中传输"。但这一扩展的代价，是封装从一个主要处理电和力的系统，变成了一个同时处理电、光、热、力四个维度的系统。前十六篇讨论的所有载体和互连技术，都在这个四维约束系统中被重新定价：基板的低损耗特性服务于电信号，玻璃的透明性和 TGV 服务于光和电的共集成，混合键合和 TSV 服务于电---光界面的密度和寄生控制，热管理从"封装后的散热"变成了"决定激光器能否在 ASIC 旁边存活的架构前提"。
第17篇将把视角从技术物理拉回产业链。CPO、CoWoS、EMIB、混合键合、玻璃基板这些路线，在 2026 年的产能、材料和设备约束下各自处于什么位置；先进封装市场的结构性分化------AI 封装供不应求与消费类封装利润承压------如何反向塑造技术路线的选择；以及封装工程师在做一个具体的载体决策时，如何把前十六篇建立的物理约束判断，翻译成对成本、交期和供应链风险的现实评估。