如果 Arm 到 2027 年真吃掉服务器 CPU 三成份额，而 x86 的第一代 ACE 芯片要 2028 年才到货，AMD 和 Intel 这次握手，到底追不追得上？10 月 20 日那封联合声明没有回答这个问题，它只把牌摊在了桌上。
先把时间对一下。10 月 20 日，AMD 和 Intel 宣布把面向 PyTorch 的 x86 CPU 优化合并进 oneDNN，让 oneDNN 成为 PyTorch 里 x86 加速的默认路径。AMD 的 ZenDNN 优化并入其中，AMD 自己升格为 UXL 基金会指导委员会成员。据官方新闻室，这一步还联合推进了下一代矩阵指令集 ACE。
十天前，英伟达 Arm 架构的 Vera CPU 刚拿下 Modal，一家此前只用 Intel 和 AMD 的 AI 云创企。英伟达给 Vera 定的目标是本财年至少 200 亿美元营收。这两个动作前后脚，才是这篇要拆的主线。
五十年的对手，这次缝的是软件
过去 PyTorch 在 x86 上有两条优化路径，Intel 的 oneDNN 和 AMD 的 ZenDNN，开发者要分别构建、分别维护。据 Intel 和 AMD 新闻室的口径，合并后 oneDNN 成了唯一默认路径，runtime 按 CPU 特性自动分发 kernel，ZenDNN 的优化并进上游。
Red Hat 的 Stephen Watt 把这事定性成消除生态碎片化的关键一步。背后的推手是 x86 生态咨询组（EAG），Intel 和 AMD 2024 年 10 月拉起来的机构，创始成员里有 Broadcom、Dell、Google、Meta、Microsoft、Oracle、Red Hat，还有 Linus Torvalds。
但这步棋有明确上限。声明里没有 PyTorch 版本号，没有集成时间表，没有基准数据。范围也只限 CPU，AMD 的 GPU 栈照旧走 ROCm。
我原以为这是两家的 AI 大反攻，读下来更接近一次止血。NVIDIA 从 CUDA 到 Grace/Vera 只有一条软件故事，x86 一直是两条，现在 CPU 侧的软件故事也缝成一条了。它解决的是「在 x86 上开发 AI 有多麻烦」，不解决「x86 跑 AI 有多快」。
上图：AMD 官网联合公告报道页原图，2026-10-20，来源：newsroom.amd.com。
16 倍是从哪来的
真正的大棋是 ACE。它是 x86 下一代针对矩阵乘法的指令集扩展，规范 1.15 版 2026 年 6 月发布，10 月这次继续推进。
它在硅上加了三个东西。8 个 tile 寄存器 tmm0 到 tmm7，每个是 512 bit 宽乘 16 行，当 FP32/INT32 累加器。1 个 1024 位的块缩放寄存器 BSR，每 32 个元素共享一个 E8M0 缩放值，这是 OCP MX 微缩放的硬件实现。再加上 TOP 外积指令，数据从 512 位的 ZMM 寄存器进来做外积累加。
那个「16 倍」就是这么来的：INT8 口径下，AVX10 一条乘加 64 个乘法，ACE 一条 1024 个，指令密度最高到 AVX10 的 16 倍。支持的数据类型一共 11 种，FP8、MXFP6、MXFP4 这些低精度格式，和英伟达从 H100 就推的微缩放是一路。
上图：ACE 的矩阵数据通路，ZMM 供给、tile 累加、BSR 负责 MX 微缩放。
工程师得把三个问题问清楚。16 倍是指令密度，不是端到端性能，真实加速取决于硅上矩阵单元的吞吐和内存带宽，这两样现在都没人公布。第一代 ACE 芯片预计 2028 年才来，Intel 这边是 Diamond Rapids，AMD 那边 Zen 7 才上矩阵引擎。而且 ACE 和 Intel 现有的 AMX 不二进制兼容，Intel 内部等于要同时伺候两套矩阵指令。
三强里最尴尬的一个数
把镜头拉到整个服务器 CPU 战场。Vera 是 88 核 176 线程，LPDDR5X 带宽 1.2 TB/s，摊到每核约 13.6 GB/s。AMD 的 Venice 是 256 核 512 线程，16 通道 DDR5，摊到每核只剩约 5 GB/s。Intel 的 Diamond Rapids 是 2027 年的牌，256 个 P 核，带负载的数据一个没放。
| 维度 | NVIDIA Vera | AMD EPYC Venice | Intel Diamond Rapids |
|---|---|---|---|
| 架构 | Arm 自研 Olympus | Zen 6 (x86) | Panther Cove-X (x86) |
| 核/线程 | 88 / 176 | 256 / 512 | 256 P 核 / 无超线程 |
| 内存带宽 | 1.2 TB/s | ~1.6 TB/s | 未公布 |
| 每核带宽 | ~13.6 GB/s | ~5 GB/s | 未公布 |
| 量产时点 | 已全面量产 | 已发布 | 2027 |
上图：五十年里 x86 内部从互告到联手，ACE 落地的时间点卡在 2028。
那个 3.3 倍要打折扣。AMD 说 Venice 机柜级吞吐领先 Vera 3.3 倍，可这个数是外推的，没经过实测，两边编译器版本还不一样，Venice 用 GCC 16.1，Vera 用 GCC 15.2。Hardware Busters 的原话是编译器都不匹配。
三强的物理差异，用大白话就够：Vera 赌每核内存带宽，Venice 赌总吞吐和核数，Diamond Rapids 还在追核数这条老路。而这次软件统一，恰恰没碰到那个最要命的数------每核带宽。
2027 对 2028 的时间差
把份额摆出来，才知道这个问题有多重。TrendForce 预测，Arm 在服务器 CPU 的份额 2025 年约 10%，2026 年越过 20%，2027 年冲 30%。驱动力不止英伟达，AWS Graviton、Google Axion、微软 Cobalt 都在往 Arm 搬。
上图：Arm 在服务器 CPU 的份额爬坡，TrendForce 预测 2027 年冲到三成。
BofA 的账更大：服务器 CPU 的 TAM 从 2026 年约 430 亿美元涨到 2030 年 1250 亿美元，年化 31%。2030 年的价值份额里，Intel 约 28%、AMD 约 28%、Arm 定制 ASIC 约 37%、Arm 商用约 7%，Arm 系合计约 44%。
上图：BofA 对 2030 年服务器 CPU 价值份额的拆分，Arm 定制 ASIC 是最大一块。
结构性驱动力是 CPU:GPU 配比。训练时代一台服务器 8 个 GPU 配 1 个 CPU，agentic 推理时代编排和工具调用成了 CPU 密集的活，配比正从 1:8 往 1:4、甚至 1:1 走。CPU 从 GPU 的喂料工变成了推理的控制面。
中国是另一条线。中国是唯一在 x86、Arm、LoongArch、RISC-V 四条 ISA 上都有自研芯片的地方，鲲鹏 950 已经拿下中国服务器 22% 以上份额，2026 年 9 月「十五五」规划第一次把 RISC-V 点名写进去。x86 这次软件统一护的是海外企业和云的盘，国产替代走的是政策和自主那条线，两条线不重叠。
我的推演
我判断，这次握手是一次必要的止血，够不上一场反攻。
oneDNN 统一跑得通，它守的是 x86 的软件兼容性和存量客户，让还在犹豫要不要迁 Arm 的云厂商少一个「x86 软件太碎」的借口。可它改变不了 Vera 每核 13.6 GB/s 对 Venice 每核约 5 GB/s 这个物理差距。
ACE 在物理上也跑得通，外积加低精度微缩放是成熟路线。但它迟到，第一代芯片 2028 年才来，而 Arm 2027 年就要吃掉三成。等 ACE 的硅落地，市场已经被分走一轮。
如果 ACE 能提前到 2027、而且 Diamond Rapids 真把每核带宽提上来，这盘棋还有变数。如果 ACE 跳票到 2029，x86 这次软件统一就只是一张漂亮的地图，地图上标着的城堡还没盖起来。
每日更新。
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